Vivado 使用过程中问题总结

奥利奥冰茶

已于 2024-07-12 14:19:54 修改

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分类专栏： FPGA vivado 文章标签：嵌入式 fpga开发 vivado

于 2020-03-12 17:11:04 首次发布

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作者 | 冰茶奥利奥

微信公众号 | 嵌入式电子创客街

情况1:在vivado进行一个行为级别仿真时，运行到simulate 步骤时弹出了如下提示：

情况2:综合时：ambiguous clock in event control

情况3：PLL布线时Unsupported PLLE2_ADV connectivity.......

情况3 ：new no such file error in Vivado 2020.2

情况4： simulate 仿真模式下断点打不上

情况5：移动路径后vivado编译报错 [Synth 8-439]

情况1:在vivado进行一个行为级别仿真时，运行到simulate 步骤时弹出了如下提示：

[USF-XSim-62] 'simulate' step failed with errors. Please check the Tcl console or log files for more information.
[Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.

那么查看TCL控制台，得到的命令如下：

ERROR: [Simulator 45-7] No such file 'D:/For' in the design.

ERROR: [USF-XSim-62] 'simulate' step failed with errors. Please check the Tcl console or log files for more information.
ERROR: [Vivado 12-4473] Detected error while running simulation. Please correct the issue and retry this operation.
launch_simulation: Time (s): cpu = 00:00:15 ; elapsed = 00:00:42 . Memory (MB): peak = 823.332 ; gain = 0.000
ERROR: [Common 17-39] 'launch_simulation' failed due to earlier errors.

可以看到，并没有报明显的错误，而且我这个仿真文件也是在别处用过没问题的。

后来百度看到有人的文章说是什么license问题，更换了几次，没用，还有说什么防火墙问题。。我去。。试了依然没用

我就仔细分析出现错误的地方嘛，有一个这个地方吸引了我：错误代码：simulator 45-7。

我的路径是D：/For FPGA，中间是有个空格的，看来是识别不了空格，就把文件转移到C盘目录，发现这还是这个错，证明：

这个vivado工程应该已经存储了这个路径，即便我们更改工程路径，内部的一些配置还是没改，我也不知道改哪里，所以只好重新建立了个工程，问题解决。

后来用多了才知道这是vivado的BUG，工程目录某文件假下有个TempBreakPointFile.txt文件里面会存储仿真文件的绝对路径，把这个路径删掉就好了，simulate时读的带空格的路径估计也是这个。

情况2:综合时：ambiguous clock in event control

原来是紫色箭头处，没用else语句。导致了可能出现不确定输出的情况

情况3：PLL布线时Unsupported PLLE2_ADV connectivity.......

[DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal u_clk_wiz_0/inst/clk_in1 on the u_clk_wiz_0/inst/plle2_adv_inst/CLKIN1 pin of u_clk_wiz_0/inst/plle2_adv_inst with COMPENSATION mode ZHOLD must be driven by a clock capable IO.

由提示信息可知，应该是配置clocking wizard出问题了。

解决办法：

选择PLL后，将source由“single ended clock capable pin”调为“global buffer”即可。再次implementation时候就不报错了。

因为我这个是用的差分晶振，所以系统时钟不是直接连接到某个IO上，而是由原语输出的一个全局wire，所以要改一下这个设置。

情况3 ：new no such file error in Vivado 2020.2

升级了新的开发环境，首次仿真时没错，再次仿真时出现告错：

ERROR: [Simulator 45-7] No such file 'C:/path/to/file/dokukon_jam/dokukon.srcs/sources_1/new/dokukon_gpu.svC:/path/to/file/dokukon_jam/dokukon.srcs/sources_1/new/dokukon_gpu.sv' in the design.

进行以下步骤

0）无断点启动仿真，无告错，正常工作

1）添加断点，re-run仿真，告错；

2）手动打开TempBreakPointFile.txt 移除所有断点信息，可以仿真了。。。。

看来又是新版本的BUG，真是无敌了。。。。

情况4： simulate 仿真模式下断点打不上

系vivado的软件bug，使用的是vivado 2020.2版本，是因为该段代码之前的代码有被折叠的情况，把上面的代码展开即可打上断点。

情况5：移动路径后vivado编译报错 [Synth 8-439]

一般是因为vivado工程移动后路径还记录着之前的路径没有更新。

解决方案：
打开报错所在处的文件所在的目录，例如
\project_1\project_1.srcs\sources_1\bd\design_1\ip
找到出问题的IP的文件夹，并将其删除（此时，我发现出问题的IP核居然有两个目录）。
然后重新打开工程，再次generate product，便可以看到综合通过了。

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