IC基础
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风起云涌66
这个作者很懒,什么都没留下…
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IC后仿总结
后仿是带真实的反标延迟的仿真。在前仿的基础上加入了延时信息,同时验证设计的时序以及功能都正确,并且确保后仿功能和前仿一致。下表为不同工艺角情况介绍,根据需求选择对应Corner进行后仿真,一般并不需要跑全部corner。网表和库文件只有一份,sdf文件根据corner不同会有多份。原创 2024-07-08 14:31:31 · 228 阅读 · 0 评论 -
CVS 快速入门指南
cvs常用命令使用原创 2022-11-30 17:09:03 · 1512 阅读 · 0 评论 -
代码覆盖率检查
编译时加入命令:-cm line+tgl+cond+branch+assert+fsm -cm_line contassign -cm_tgl mdarun时加入命令:-cm line+tgl+cond+branch+assert+fsm -cm_name $(case)-cm_name $(case) 在查看多个case的覆盖率时必须加,否则产生的新的覆盖率文件会被覆盖掉最后执行dve -cov-covdir simv.vdb &...原创 2020-05-15 11:46:37 · 1253 阅读 · 0 评论 -
断言波形显示
文章目录一、为何要在波形中显示断言?二、操作步骤1.开启宏定义2.在fsdb文件中加:$fsdbDumpSVA3.run时加入如下命令4.波形显示一、为何要在波形中显示断言?使用断言可以有效地检测波形时序,在波形中观察断言能更方便且快速的定位出错的位置。二、操作步骤1.开启宏定义代码如下(示例):`ifdef SVA ............`ifdef ASSERT_ON ............`endif`endif在编译的过程中应加上如下定义comp: vcs -f.原创 2020-09-02 15:38:40 · 7489 阅读 · 0 评论 -
IC仿真makefile模板
COVER0=-cm line+tgl+comd+assert+fsm -cm_line contassign -cm_tgl mda -assert enable_diagCOVER1=-cm line+tgl+comd+assert+fsm -cm_name $(case)VCS= -full64 -sverilog -debug_acess+all -timescale=1ns/100psCOMP_SVA= +define+SVAfile= rtl.fseed=0comp: vcs $原创 2020-11-06 16:45:17 · 1447 阅读 · 0 评论 -
verilog语法检查
pandas是什么?二、使用步骤1.引入库代码如下(示例):import numpy as npimport pandas as pdimport matplotlib.pyplot as pltimport seaborn as snsimport warningswarnings.filterwarnings('ignore')import sslssl._create_default_https_context = ssl._create_unverified_context.原创 2020-11-05 15:22:37 · 4023 阅读 · 0 评论 -
仿真文件常用系统函数
$ test$ plusargs和$ value$plusargsVERILOG的参数可以用define和parameter的方式定义,这种方法要求我们在编译前将变量必须定义好,编译完成之后再也不能修改;然而,有时候我们在进行仿真时,需要从外部传递参数,这个要求怎么满足呢?我们来看下 $ test$ plusargs和$ value$ plusargs的功能,首先来看一个简单的例子:`...原创 2019-07-01 09:41:06 · 1053 阅读 · 0 评论 -
sdf文件反标
方法一在makefile中调用,使用如下命令+neg_tchk -negdelay -sdf max:t_all_xx.i_all_xx:./all_xx.sdf注意路径和max/min选择上述命令中,sdf文件和makefile在同一文件夹方法二在测试平台中加载sdf文件`ifdef SDFinitialbegin $sdf_annotate("../../rtl/post_sim/U_sramc.sdf",u_top,,"sdf.log",);end`endif$sdf_a原创 2020-05-16 17:00:40 · 5718 阅读 · 2 评论