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RSS订阅原创 system verilog keyword ‘int‘ is not expected to be used in this context.
systemverilog keyword 'logic' is not expected to be used in this context
2022-07-29 14:15:40
3828
原创 ERROE：system verilog keyword ‘class‘ is not expected to be used in this context
UVM编译时，报出如上的错误信息，报错的位置没有错，应该是编译的上一个文件有语法错误
2022-01-14 10:15:29
3510
5
原创 IC学习网站
systemverilog之覆盖率结构覆盖率与功能覆盖率信息收集覆盖点命名二级目录三级目录结构覆盖率与功能覆盖率结构覆盖率包括代码航覆盖率、表达式覆盖率、翻转覆盖率、状态机覆盖率和断言覆盖率。信息收集覆盖点命名二级目录三级目录...
2021-06-30 17:31:34
403
原创 IC仿真makefile模板
COVER0=-cm line+tgl+comd+assert+fsm -cm_line contassign -cm_tgl mda -assert enable_diagCOVER1=-cm line+tgl+comd+assert+fsm -cm_name $(case)VCS= -full64 -sverilog -debug_acess+all -timescale=1ns/100psCOMP_SVA= +define+SVAfile= rtl.fseed=0comp: vcs $
2020-11-06 16:45:17
1412
原创 verilog语法检查
pandas是什么？二、使用步骤1.引入库代码如下（示例）：import numpy as npimport pandas as pdimport matplotlib.pyplot as pltimport seaborn as snsimport warningswarnings.filterwarnings('ignore')import sslssl._create_default_https_context = ssl._create_unverified_context.
2020-11-05 15:22:37
3941
原创 断言波形显示
文章目录一、为何要在波形中显示断言？二、操作步骤1.开启宏定义2.在fsdb文件中加：$fsdbDumpSVA3.run时加入如下命令4.波形显示一、为何要在波形中显示断言？使用断言可以有效地检测波形时序，在波形中观察断言能更方便且快速的定位出错的位置。二、操作步骤1.开启宏定义代码如下（示例）：`ifdef SVA ............`ifdef ASSERT_ON ............`endif`endif在编译的过程中应加上如下定义comp： vcs -f.
2020-09-02 15:38:40
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原创 APB桥时序
APB桥时序作用APB 的全称为Advanced Peripheral Bus。AMBA 中的 APB 总线主要用在低速且低功率消耗的外设。在 APB 总线中，唯一的主机为APB桥（比如AHB2APB桥），其它一些低速和低功率的外围皆为从机。其作用是完成AHB到APB的读写操作。工作流程其中，valid表示apb桥有数据传输，hwritereg表示WWAIT，WENABLEP、WRITE状态下且有数据传输时对hwrite的缓存。时序分析主要从以下10种情况分析apb桥时序单写单读
2020-05-18 17:53:48
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原创 sdf文件反标
方法一在makefile中调用,使用如下命令+neg_tchk -negdelay -sdf max:t_all_xx.i_all_xx:./all_xx.sdf注意路径和max/min选择上述命令中，sdf文件和makefile在同一文件夹方法二在测试平台中加载sdf文件`ifdef SDFinitialbegin $sdf_annotate("../../rtl/post_sim/U_sramc.sdf",u_top,,"sdf.log",);end`endif$sdf_a
2020-05-16 17:00:40
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原创 代码覆盖率检查
编译时加入命令：-cm line+tgl+cond+branch+assert+fsm -cm_line contassign -cm_tgl mdarun时加入命令：-cm line+tgl+cond+branch+assert+fsm -cm_name $(case)-cm_name $(case) 在查看多个case的覆盖率时必须加，否则产生的新的覆盖率文件会被覆盖掉最后执行dve -cov-covdir simv.vdb &...
2020-05-15 11:46:37
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原创 仿真条件+nospecify +notimingcheck +delay_mode_zero的区别
以标准库单元中一个与非门为例，库.v文件中作了如下描述：module ND（X,A1，A2） output X ; input A1,A2 ; specify (A1 => X) = 40 ; (A2 => X) = 40 ; endspecifyendmodule在标准单元中，定义输入A1和A2到输出X的路径延时都为40 time units。+nospeicy：即ncverilog在仿真时忽略库文件中指定的40 time unit的延时。
2020-05-15 11:27:59
11178
转载 不可综合语句
不可综合的verilog语句分析 </h2> 前半部分转自http://www.cnblogs.com/Mrseven/articles/2247657.html，后半部分为自己测试结果。 基础知识：verilog 不可综合语句 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aup...
2020-03-20 11:58:08
1496
转载 vim入门教程
vim入门教程 1. 简介Vim（Vi[Improved]）编辑器是功能强大的跨平台文本文件编辑工具，继承自Unix系统的Vi编辑器，支持Linux/Mac OS X/Windows系统，利用它可以建立、修改文本文件。进入Vim编辑程序，可以在终端输入下面的命令：$vim [filename]其中filename是要编辑器的文件的路径名。如果文件...
2019-11-15 13:40:36
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原创 仿真文件常用系统函数
$ test$ plusargs和$ value$plusargsVERILOG的参数可以用define和parameter的方式定义，这种方法要求我们在编译前将变量必须定义好，编译完成之后再也不能修改；然而，有时候我们在进行仿真时，需要从外部传递参数，这个要求怎么满足呢？我们来看下 $ test$ plusargs和$ value$ plusargs的功能，首先来看一个简单的例子：`...
2019-07-01 09:41:06
1021
转载 VCS常用的编译选项
VCS常用的编译选项https://blog.csdn.net/bcs_01/article/details/79803304VCS的仿真选项分编译（compile-time）选项和运行（run-time）选项。1 VCS常用的编译选项表 1 VCS常用的编译选项选项说明-assert dumpoff \ enable_diag \ filter_past定义Sy...
2019-06-26 09:35:04
12824
6
原创 避免双击文件夹每次都打开一个新窗口
windows设置1.在任务栏空白处右键，选择属性2.在弹出的窗口里，单击任务栏按钮的选项3.（win7）选择任务栏按钮-始终合并确定，结束Linux设置1、打开系统–首选项–文件管理；2、在打开的窗口中切换到行为，选中“总是在浏览器窗口打开“，然后点击关闭即可。英文打开目录依次为Syetem -> Preferences -> File Management ->...
2019-06-19 19:01:48
5192
原创 对于HR通常提的一些问题的总结
对于HR通常提的一些问题的总结请分别介绍一下自己的优点与缺点？不好的回答是：说一些看上去是缺点，而实际是优点的缺点，比如：哎呀，我这个人的缺点嘛，就是对自己要求完美，导致太努力，工作狂一样的，经常加班，因为我不能容忍自己的工作产出是有瑕疵的，这样一来我的业余生活时间就特别少，总是被家人和朋友抱怨。这样的回答很普遍，表面看回答的很巧妙，但实际在经验丰富的面试官面前，不但不加分，反而会因为自...
2019-01-14 23:14:15
3834
3
原创 呼吸灯（Verilog）
呼吸灯（Verilog）产生一个2s的led呼吸灯，呼吸灯原理是调整亮灭的占空比实现的，1s钟由灭到亮，1s由亮到灭，图中是由灭到亮的占空比。使用三个计数器描述由灭到亮的过程。应当注意，在计数器归零时的判别条件。...
2019-01-13 20:14:46
1935
原创 时序分析基础
建立时间、保持时间建立时间、保持时间建立时间、保持时间建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。建立时间：Ts = Tcycle+△T-T1.保持时...
2019-01-10 20:18:02
343
Decision Feedback IBI Mitigation in OFDM Systems
2017-10-17
空空如也
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