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竹杖芒鞋轻胜马,谁怕?一蓑烟雨任平生
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【ARM CoreLink 系列 7.2 -- TZC-400 错误状态寄存器使用详细介绍】
此寄存器包含与相关过滤单元中第一个未通过区域权限检查的访问相关的控制状态信息。寄存器中相应过滤单元的状态标志已经被设置,同一过滤单元中新的区域权限检查失败不会更新相关的失败状态组寄存器。寄存器中相应过滤单元的状态标志已经被设置,同一过滤单元中新的区域权限检查失败不会更新相关的失败状态组寄存器。寄存器中相应过滤单元的状态标志已经被设置,同一过滤单元中新的区域权限检查失败不会更新相关的失败状态组寄存器。寄存器中相应过滤单元的状态标志已被设置,则同一过滤单元中新的区域权限检查失败不会更新相关的失败状态组寄存器。原创 2024-06-30 21:51:16 · 529 阅读 · 0 评论 -
【ARM CoreLink 系列 7.1 -- TZC-400 控制器 programmers model】
在编程过程中,应避免写入寄存器中未定义的位,因为这可能会影响其他功能或导致不稳定行为。原创 2024-06-30 21:28:18 · 130 阅读 · 0 评论 -
【ARM CoreLink 系列 4.3 -- NI-700 Component and interface identifiers】
在CoreLink NI-700中,请求者接口上的输出ID是基于完成者接口上的输入AXID值和完成者接口的数量的函数。NI-700工具决定了访问请求者接口的完成者接口所使用的最大AXID宽度。对于同一个请求者接口,工具也决定了可以访问请求者接口的完成者接口所使用的最大SRCID宽度。CoreLink NI-700在请求者接口发出的输出ID上总是应用ID缩减,而不是使用系统中最大的AXID和SRCID值。在AMNI上的输出ID宽度是由。请求者接口输出ID的宽度始终根据完成者接口所使用的最大ID宽度进行缩减。原创 2024-04-26 15:18:40 · 100 阅读 · 0 评论 -
【ARM CoreLink 系列 4.2 -- NI-700 Function units 详细介绍】
CoreLink NI-700的ASNI(AXI系统网络接口)完成者单元负责接收并处理来自AXI请求者设备的请求。这些单元将事务打包成根据NI-700通用传输(GT)协议的Flits,并将GT响应Flits解包成AXI响应。AXI与GT协议之间的请求、数据和响应事务的转换:确保AXI事务可以被NI-700网络正确处理,并将GT协议的响应正确转换回AXI响应。入站事务的突发拆分。原创 2024-04-26 14:56:46 · 271 阅读 · 0 评论 -
【ARM CoreLink 系列 4.1 -- NI-700 interconnect hub 控制器详细介绍】
对于HSNI(高速互连)请求除外,所有NI-700端点和传输组件的最小延迟为每个块一个周期( one cycle per block)。HSNI请求的最小延迟为两个周期。配置有512位链路宽度并以1GHz频率运行的NI-700互连,提供了64GB/s的原始带宽。多个请求者和完成者:支持AXI5、ACE5-Lite、ACE5-LiteACP、AHB5、APB3和APB4协议的组合。仅在AMNIs(高级微网络接口)上支持AXI3协议:特定于AMNIs的协议支持。原创 2024-04-26 11:02:40 · 300 阅读 · 0 评论 -
【ARM CoreLink 系列 8.2 -- SMMU 详细介绍-STE Entry 详细介绍 2】
在 ARM 体系结构中,有两种特殊的内存类型,“Any-Device”和“Normal-Inc-onc”(增加但不一致),它们在架构上是被视为 OSH,同时共享性属性只在使用可缓存类型时才可变化。, Inst/Data attribute configuration,这个配置影响了 SMMU 如何处理与流表条目相关的内存访问,特别是区分这些访问是针对指令抓取还是普通的数据访问。比如,某些区域的内存可能只允许进行数据访问,而不允许指令访问(即不可以将该区域的内存作为代码执行)。不提前确认对此类内存的写操作。原创 2023-12-04 20:41:04 · 556 阅读 · 0 评论 -
【ARM CoreLink 系列 8.1 -- SMMU 详细介绍-STE Entry 详细介绍 1】
在 ARMv8 架构中,SMMU 可以配置为使用两个翻译阶段(Stage-1 和 Stage-2),其中 Stage-1 处理来自设备的 VA(Virtual Address)到 IPA(Intermediate Physical Address)的转换,而 Stage-2 则处理来自操作系统的 IPA 到 PA(Physical Address)的转换。当 SMMU 收到针对该范围内任意流ID的转换请求时,它可以使用缓存中的这个 STE 来执行地址转换,而不需要单独查找每个流ID对应的 STE。原创 2023-11-30 10:15:38 · 861 阅读 · 0 评论 -
【ARM CoreLink 系列 8 -- SMMU 详细介绍-上半部】
StreamID: SoC 上可以有多个SMMU设备,每个SMMU设备下面可能连接着多个 IP, 多个IP互相之间可能不会复用同一个页表,需要加以区分,SMMU 用 StreamID 来做这个区分( SubstreamID 的概念和PCIe PASID是等效的);Incoming transaction 的 StreamID 可以找到一个 STE。一个 linear Stream table 是一个连续的 STE Array,由 StreamID 从0 开始索引。该大小可配置为STE大小的2n。原创 2023-11-28 16:22:36 · 847 阅读 · 0 评论 -
【ARM CoreLink 系列 3.1 -- CCI-500 详细介绍 -上半部】
减少对外部memory的访问;降低软件开销和复杂性;保驾 ARM big.LITTLE 架构的正常工作。支持多达 4个 ACE Masters,例如 Cortex-A57 或者 Cortex-A53 处理器;支持多达 4 个 ACE-Lite master, 比如 ARM Mali-T760 GPU;支持多达 4 个 AXI slaves,例如 memory和系统外设。原创 2023-11-24 14:32:28 · 703 阅读 · 0 评论 -
【ARM CoreLink 系列 3.2 -- CCI-400,CCI-500, CCI-550 差异】
CCI-400 和 CCI-500 是该系列中的两种设计,它们旨在允许多个处理器核心和其他资源(如GPU、DMA控制器等)有效地共享数据,同时保持内存内容的一致性。总体来说,CCI-550 是 CCI-500 的升级版,提供了更多的核心连接、更高的带宽和更先进的缓存管理功能,更适合高性能计算和数据密集型应用。、更大的带宽、更低的延迟和额外的系统功能,这使得 CCI-500 更适合用于高端移动设备、企业级服务器和高性能计算应用。CCI-500 是一个更新和更高性能的互连设计,提供了更好的吞吐量和更低的延迟。原创 2023-11-24 10:15:48 · 753 阅读 · 0 评论 -
【ARM CoreLink 系列 7 -- TZC-400控制器简介】
为了确保内存能够正确识别总线的信号控制位,新增一个TrustZone地址空间控制器(TrustZone Address Space Controller,TZASC)组件来实现对内存地址的安全扩展,将内存区域划分为安全内存区域和非安全内存区域,安全世界可以访问安全内存和非安全内存,而普通世界只能访问非安全内存,如下图所示:图 1-1内存区域的划分是在系统启动时通过配置 TZASC 组件(TZC-400/TZC-380)来实现的。TZC-400由和使能情况;安全访问权限;Base地址;原创 2023-10-12 10:57:02 · 882 阅读 · 0 评论 -
【ARM CoreLink 系列 5 -- CI-700 控制器介绍 】
CI-700是一种AMBA® 5 CHI互连,具有可定制的网状拓扑结构,采用 Armv9 处理器设计,可提供全面计算解决方案。它可以从主流智能手机扩展到高端智能手机,再到笔记本电脑级设备。设计与 CoreLink 网络互连和 CoreLink MMU-700 内存管理单元配对使用。原创 2023-10-07 17:16:33 · 1671 阅读 · 0 评论 -
【ARM CoreLink 系列 6 -- DMC-400控制器简介】
DMC-400是一个由ARM开发、测试和授权的动态内存控制器,同时 DMC-400也是一个符合高级微控制器总线结构(AMBA)的片上系统(SoC)外设。它是一个高性能、区域优化的内存控制器,与 AMBAACE-Lite协议兼容。它支持以下内存设备:双倍数据速率2(DDR2)同步动态随机存取存储器(SDRAM);低功耗双倍数据速率2(LPDDR2)-S2 SDRAM;双倍数据速率3(DDR3)SDRAM;低电压 DDR3 SDRAM。DMC-400。原创 2023-10-08 18:20:45 · 493 阅读 · 0 评论 -
【ARM CoreLink 系列 2 -- CCI-400 控制器简介】
CCI(Cache Coherent Interconnect)是ARM 中 的Cache一致性控制器。CCI-400 将 Interconnect 和coherency 功能结合到一个模块中。它支持多达两个ACE master 点的interface,例如:FeatureDetailsCoherencyMemory mapCCI-400还支持多达三个ACE-Lite主站,例如,ARM MaliTM-T600系列图形处理器单元(GPU)。所有这些接口都有可选的DVM。原创 2023-09-04 14:10:15 · 1795 阅读 · 0 评论 -
【ARM CoreLink 系列 4 -- NIC-400 控制器详细介绍】
正常情况下,一个NIC的实现,可以包含一百多个master和几十个slave,每个master和每个slave都会有一些寄存器,这些寄存器可以被 programming,实际实践中就会对 AMIB 或者 ASIB 或者 IB,当它需要具有 programming的时候,给它指定一个node number。为什么指定Node Number呢?首先,从CPU的角度,它需要有一个1M对齐的地址空间,在这1M地址空间上,对每个ASIB或者AMIB这样的接口给它一个node number以后,原创 2023-10-07 14:20:11 · 2319 阅读 · 0 评论 -
【ARM CoreLink 系列 1.1 -- CoreLink 系列 产品介绍】
ARM的CoreLink系列产品是一套能够进行高效互联的组件和工具,它们用于构建高性能、低功耗的嵌入式和消费电子设备。CoreLink产品系列提供了用于多处理器系统的一组互连性能,这些功能包括各种总线架构,以及与之配套的内存和外设接口。CoreLink系列的组件包括:CoreLink Interconnect:这些功能强大的互连组件可以连接处理器、外设和内存,使它们能够高效地共享数据。这些组件包括NIC (Network Interconnects),用于实现处理器核心之间和处理器与外部设备之间的通信。原创 2023-09-06 17:56:39 · 1176 阅读 · 0 评论 -
【ARM CoreLink 系列 1 -- SoC 片上互联介绍】
在摩尔定律的推动下,集成电路工艺取得了高速发展,单位面积上的晶体管数量不断增加。片上系统(System-on-Chip,SoC)具有集成度高、功耗低、成本低等优势,已经成为大规模集成电路系统设计的主流方向,解决了通信、图像、计算、消费电子等领域的众多挑战性的难题。随着片上系统SoC的应用需求越来越丰富,SoC需要集成越来越多的不同应用的IP(Intellectual Property)。另外,片上多核系统MPSoC(MultiProcessor-System-on-Chip)也已经成为必然的发展趋势。原创 2023-10-07 11:22:35 · 663 阅读 · 0 评论 -
【ARM CoreLink 系列 3 -- CCI-550 控制器介绍 】
Arm CoreLink CCI-550 Cache Coherent Interconnect 扩展了 CoreLink CCI-500。它在 big.LITTLE 处理器集群之间提供完整的缓存一致性,并为其他代理(如 Mali GPU、网络接口或加速器)提供 I/O 一致性。CoreLink CCI-550 提供可扩展和可配置的互连,使 SoC 设计人员能够以尽可能小的面积和功耗满足性能目标,并且还增加了可降低整体系统延迟的监听滤波器。原创 2023-09-04 09:52:55 · 1022 阅读 · 0 评论