intel®Cyclone®10 LP设备家族引脚连接准则

1.英特尔®Cyclone®10 LP设备家族引脚连接准则

1.1 Clock and PLL Pins

1.2 Configuration/JTAG Pins

1.3 Differential I/O Pins

1.4 Reference Pins

1.5 Supply Pins

2. 英特尔Cyclone 10 LP引脚连接准则说明

1.除E144封装外，大多数设备都支持FPP配置。

2.应在考虑要去耦的特定电路的工作频率上提供电源所需的电量后，再选择电源去耦电容器的电容值。应基于设备/电源的电流消耗和压降要求来计算电源层的目标阻抗。然后应使用适当数量的电容器去耦电源层。由于封装安装的“等效串联电感”，板载电容器的去耦不会高于100 MHz。对于较高频率的去耦，应考虑使用适当的板设计技术，例如具有低电感的平面间电容。为了帮助进行去耦分析，配电网络（PDN）设计工具是出色的去耦分析工具。

3.对于交流耦合链路，可以将交流耦合电容器放置在通道的任何位置。 PCI Express协议要求将交流耦合电容器放置在接口的发送器侧，以允许插入和拔出适配器。

4.使用英特尔Cyclone 10 LP早期功耗估算器确定VCCINT和其他电源的当前要求。

5.这些电源可以在多个Intel Cyclone 10 LP设备之间共享电源层。

6.对VCCA和VCCD_PLL使用单独的功率调节器。 PLL电源可能来自板上的另一个平面，但必须使用铁氧体磁珠或其他等效方法进行隔离。如果使用铁氧体磁珠，请选择0402封装，该封装的直流电阻低，额定电流要大于与其连接的电源（VCCA或VCCD_PLL）的最大稳态电流，并且在100 MHz时具有高阻抗。英特尔®Cyclone®10 LP设备家族引脚连接准则PCG-01021 | 2020.11.09英特尔®Cyclone®10 LP设备系列引脚连接准则发送反馈

7.每个设备密度的专用全局时钟数是不同的。请参考《英特尔Cyclone 10 LP设备手册》中的“英特尔Cyclone 10 LP设备中的时钟网络和PLL”一章。

8.对于每种设备密度，由GPLL和MPLL组成的PLL数量是不同的。 10CL006和10CL010支持2个PLL。 10CL016和其他更大的Intel Cyclone 10 LP密度支持4个PLL。

9.VCCA可以使用最大±3％的电压纹波的开关稳压器。 VCCD_PLL可以使用最大±3％的电压纹波的开关电源。

10.将Intel Cyclone 10 LP设备与2.5 V / 3.0 V / 3.3 V配置电压标准连接时，必须遵循特定的要求。所有I / O输入必须维持4.1 V的最大交流电压。请参阅“ Intel Cyclone 10 LP设备中的配置和远程系统升级”一章的配置和JTAG引脚I / O要求。

11.每个设备密度和封装的差分TX / RX通道是不同的。请参考《英特尔Cyclone 10 LP设备手册》中的“英特尔Cyclone 10 LP设备中的I / O功能”一章。

12.英特尔强烈建议对封装上的每个独立电源或接地球使用独立的PCB通孔。在PCB上共享电源或接地引脚过孔可能会导致噪声耦合到器件中，并导致抖动性能降低。

13.仅在具有VCCINT 1.2 V的Intel Cyclone 10 LP设备中支持CRC错误检测，而在具有VCCINT 1.0 V的Intel Cyclone 10 LP设备中不支持CRC错误检测。

14.在Intel Quartus Prime软件中编译设计项目后创建的Intel Quartus Prime * .pin文件将未使用的时钟输入引脚列出为GND +（未使用的输入时钟和PLL）。验证英特尔Quartus Prime * .pin文件中列出的所有引脚均已按照这些建议中的说明连接至主板。

15.Intel Cyclone 10 LP设备有两种变体：一个由内核电压VCCINT 1.0 V供电，另一个由内核电压VCCINT 1.2 V供电。每个型号都有不同的订购代码。

16.对于每种器件密度，可选的高速差分参考时钟输入的数量是不同的。