FPGA杂记
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万里行,始于足下
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FPGA杂记7——Testbench操作
Testbench文本文件的写入以及读取操作原创 2020-11-10 22:26:09 · 614 阅读 · 0 评论 -
FPGA杂记6——Verilog参数
localparam/parameter、参数重载原创 2020-11-10 16:24:56 · 696 阅读 · 0 评论 -
FPGA杂记5——格雷码转换设计
测试脚本任务、格雷码计数器、LUT格雷码转换、快速格雷码转换算法原创 2020-11-10 15:59:07 · 1075 阅读 · 0 评论 -
FPGA杂记4——脉冲边沿检测及计数
脉冲边沿检测、脉冲计数器、频率计数器以及其他相关的东西原创 2020-11-07 11:36:13 · 6884 阅读 · 9 评论 -
FPGA杂记3——同步复位和异步复位
同步复位同步与异步的不同可以体现在代码上,主要是敏感信号不同,导致在执行的时候会有不同结果,下面是同步复位的代码模型: always@(posedge clk) begin //同步只有时钟上升沿到来时才执行 if(!rst_n) ... else ... end异步复位 always@(posedge clk or negedge rst_n) begin //异步会有复位信号的上升/下降沿 if(!rst_n) ... else ... end异步复位的问题及时序解决原创 2020-11-07 10:20:41 · 287 阅读 · 0 评论 -
FPGA杂记2——modelsim仿真
modelsim仿真文件组成及相关代码原创 2020-11-06 15:20:21 · 540 阅读 · 0 评论 -
glbl.v全局信号文件
// $Header: /devl/xcs/repo/env/Databases/CAEInterfaces/verunilibs/data/glbl.v,v 1.14 2010/10/28 20:44:00 fphillip Exp $`ifndef GLBL`define GLBL`timescale 1 ps / 1 psmodule glbl (); parameter ROC_WIDTH = 100000; parameter TOC_WIDTH = 0;//--原创 2020-11-06 15:17:14 · 1490 阅读 · 1 评论 -
FPGA杂记1——组合逻辑与时序逻辑的实现
组合逻辑和时序逻辑的实现原创 2020-11-05 11:39:34 · 642 阅读 · 0 评论