FPGA杂记6——Verilog参数

localparam与parameter

1. 一般结构：parameter/localparam 参数名 = 表达式;
2. localparam只在模块范围内使用，而无法在模块外使用
3. 在module里面的结构：module 模块名 #(parameter 参数名 = 表达式)

参数传递/重载

在高层模块中例化底层模块时，底层内部定义的参数值是可以在高层模块中直接改变，有以下两种方式：

• 用"#"符号隐式重载参数方式：模块名 #(参数1值,参数2值,...) 例化模块名(端口列表)

举个例子——例化一个8位加法器模块：
add8 #(.MSB(16),.LSB(0)) u1(.cin(cin),.a(accin),.b(accout),.cout(cout),.sum(sum));

• 在线显式重载参数方式：模块名 #(.参数1(参数1值),.参数2(参数2值),...) 例化模块名(端口列表)

用这种方式，参数重载的顺序必须跟参数在原定义模块中声明的顺序相同，并且不能跳过任何参数
举个例子——例化一个8位加法器的模块：
add8 #(16,0) u1(.cin(cin),.a(accin),.b(accout),.cout(cout),.sum(sum));