sl_168-CSDN博客

原创基于XILINX 7Z035 调试ad9680芯片实现路径一

这次对ad9680，线速率高达10Gbps，对前期pcb设计，以及fpga相关调试都是一个不小的考验，不过还好，pcb设计一次成功，后面还有局部调整，不影响功能实现。设计思路上，第一步，先实现眼图测试，通过眼图prbs检查硬件链路是否正常。眼图测试主要是硬件链路，所以对同步信号如syncb信号，以及sysref时钟可以无视，配置时可以屏蔽，但是必须在子类1下完成pll锁定，这是第一个坑，我之前考虑在子类0下测试，但一直无法锁定，后来查询后发现确实有这个问题，换到子类1下后秒锁。下面回到fpga这边，

2026-05-22 18:48:42 166

原创基于 xilinx 7z035实现AD9653配置及lvds接口数据采集

关键的帧数据fco_data，很多人写的帧数据为F0则说明正确，但我这里实际测发现如果用f0作为标准，在测试模式时读出数据就始终不对。分析是不是和我采用的芯片帧时钟有关，有大神知道的可以讲解一下啊，这块如果后面有变化，写成参数可以随时更改，默认还是用F8。我这里测试发现中位数为14时，帧数据正确，测试完成直接锁死。去年开始重新接触这块，在100M频率以内搞了2个adc项目，感觉应该行了，今年搞这个高速adc，发现还有很多是需要研究的地方，包括原语的理解，时序约束等等，希望与大家一起学习，共勉~

2025-04-23 17:37:54 3108 26

原创 vivado 报错信息记录

缺少了 C_S00_AXI_BASEADDR 和 C_S00_AXI_HIGHADDR两个参数，导致无法生成驱动。这是编译bitstream时报错，解决办法：返回到open implemented design ,打开io port 注意检查 FIXED是否打钩了，因为我后来又增加了一些io，发现 FIXED没有打钩，打上就好了。更新ip后，需要在diagram页，右键点击bd文件，点击generate output product，产生输出文件。以上估计也是新手容易犯的问题，有类似问题同学可以参考下哈。

2024-03-05 10:41:24 1136 1

空空如也

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