最近的事儿

        突然意识到好久没有更新博客了,只因为最近的那些事儿实在没什么可在这儿写的。

 

      最近突然对Python感兴趣了,一则它是动态语言,二来它是所谓的脚本,最重要的是它的简约而强大。它是多平台的,而且可以和两大开发环境(Java和.net)融合;它的语句简练,一个可执行的hello world程序只要一行代码,Java至少要一个类定义、一个main函数吧;我目前印象最深的是它的列表解析功能,从没有过这么简约的思路……正好现在手上有两个活,一个是写个程序将xls保存的汇率表实时转换成图片格式用来在显示器上播放。还有一个是用来管理实验室服务器的,想写个程序给每个申请项目课题的组自动生成svn账户、数据库及账户、web服务器空间(ftp服务)。

 

      那个服务编排系统还在继续更新,现在编排出来的代码已经没有问题了,通过了ODE引擎的测试。接下来要做的是添加一个循环控制结构、实现对编排的逻辑进行一定程度的预验证。

 

      最近还有一件心病是:找实习~我可是到处投简历啊,阿里巴巴、腾讯、百度、IBM……好像都没声音了~话说还错过了一次ebay的校招(为什么我当时在苏州呢)。

 

      怎么会回苏州的呢?因为在父母辈的同学开的公司里兼职,正好回苏州代表公司去客户银行那测试系统了……

 

      哦,最近还在做一件事:替学院管理学院的网站兼页面美化。页面美化不是我擅长的,也没兴趣,于是外包给几个学弟了。我嘛,就有空的时候开个管理员账号去发几篇新闻报道,呵呵……

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Verilog是一种硬件描述语言(HDL),用于编写和描述数字电路和系统的行为。它可以用来设计和模拟各种数字电路,从简单的逻辑门到复杂的处理器和系统。 使用Verilog可以方便地描述电路的结构,信号的传输和逻辑功能。它采用模块化的设计方法,可以将整个电路分解为多个模块,每个模块负责执行特定的功能。这样,可以更容易地理解和维护电路,并促进代码的复用。 Verilog还提供了丰富的建模功能,用于描述数字电路中的时序和同步逻辑。通过使用时钟信号和触发器,可以实现电路的状态转换和时序操作。这对于设计时序电路,如计数器和状态机,非常有帮助。 Verilog语言具有良好的可扩展性和灵活性。它可以与其他编程语言(如C/C++)结合使用,实现高级功能和算法。此外,使用Verilog还可以进行电路仿真和验证,以确保电路的正确性和性能。 Verilog语言在数字电路设计和工程实践中广泛应用。它被用于各种领域,包括芯片设计、嵌入式系统、通信和网络设备等。通过使用Verilog,工程师们可以更高效地设计和实现复杂的数字电路,从而提高产品的质量和性能。 总而言之,Verilog是一种强大的硬件描述语言,用于描述数字电路和系统。它提供了丰富的建模和设计功能,方便工程师们进行电路设计、模拟和验证。通过使用Verilog,可以实现高效、可靠和高性能的数字电路设计。

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