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原创 Vorilog利用PLL实现双脉冲输出
近期项目需要做一个双脉冲输出实验,利用Verilog的PLL产生40MHz时钟信号,利用此信号产生脉宽为25ns,间隔75ns(两上升沿相隔100ns)的双脉冲,周期为20微秒,如下图: 模块输入为系统时钟clk,复位rst_n,输出信号pulse_out,系统时钟40MHz,则周期T=1/40MHz=25ns. 20微秒计数:(20*10^-6)*40000000-1=799 25ns:1 1...
2019-04-01 17:59:51 794 1
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