Vorilog利用PLL实现双脉冲输出

最新推荐文章于 2023-07-16 20:19:12 发布

sparkle_king

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分类专栏： FPGA学习

本文链接：https://blog.csdn.net/sparkle_king/article/details/88952622

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本文介绍了一个利用Verilog的PLL产生40MHz时钟，进而生成脉宽25ns、间隔75ns的双脉冲信号的实验。通过设置计数器，在Chipscope中验证了双脉冲的正确性。

摘要由CSDN通过智能技术生成

近期项目需要做一个双脉冲输出实验，利用Verilog的PLL产生40MHz时钟信号，利用此信号产生脉宽为25ns，间隔75ns（两上升沿相隔100ns）的双脉冲，周期为20微秒，如下图：
在这里插入图片描述
模块输入为系统时钟clk，复位rst_n，输出信号pulse_out，系统时钟40MHz，则周期T=1/40MHz=25ns.
20微秒计数:(20*10^-6)*40000000-1=799
25ns：1
100ns：4
125ns:5

`timescale 1ns / 1ps
// Module Name:    clk_div 

//产生25ns,间隔75ns的双脉冲，周期为20微秒
module clk_div(
   clk,
	rst_n,
	pulse_out

    );

// PORT declarations //==========================================
	 input clk;
	 input rst_n;
	 outpu