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RSS订阅原创 再学计数器的设计
/*+FHDR-------------------------------------------------------- file name: counter4.v Author: Clarke.Lee E-mail: [email protected] -------------------------------------- Keywords: Counter
2006-04-28 16:42:00
1030
原创 状态机中的非阻塞赋值
在一个模6的计数器中，充分认识到了非阻塞赋值的用法，开始的代码是这样的：/*+FHDR-------------------------------------------------------- file name: counter6.v Author: Clarke.Lee E-mail: [email protected] --------------------
2006-04-28 15:47:00
1377
原创 基于CPLD的数字钟设计(二)
把代码改了一下，编译通过了，接下来得做仿真，除错了。呵呵，新手，自己鼓励一下自己！/*+FHDR-------------------------------------------------------- file name: clock.v Author: Clarke.Lee E-mail: [email protected] ------------------
2006-04-28 11:24:00
2192
原创 基于CPLD的数字钟设计(一)
在“夏宇闻老师之verilog学习站”（http://verilog.113.tofor.com)中,有这样一道题目。设计要求如下:基于CPLD的数字钟设计设计任务：1、 设计一个具有时、分、秒计时，6位数字显示的时钟电路；2、 具有快速校时功能；3、 具有整点音响自动报时；4、 以时钟电路为基础，设计如下表所示的作息时间自动打铃器；
2006-04-27 16:03:00
3917
转载 从Windows到Linux—— 快速上手指南
从Windows到Linux—— 快速上手指南document.title="从Windows到Linux—— 快速上手指南 - "+document.title这是去年发表一篇老文章了，加到blog里收藏一下了。从Windows到Linux—— 快速上手指南作者：乾坤一笑[smileonce] 快速上手指南 从Windows到Linux -- 快速上手指南
2006-04-25 15:06:00
820
转载 集成电路设计的时钟方案
时钟方案原则---- 时钟区域的数量和时钟频率必须经过论证，对下面两点的论证尤其重要：● 所需的时钟周期和相关的锁相环● 对系统其余部分提供接口所需的外部时钟方案1---- 尽量少使用时钟区域。两个不同步的时钟相互影响，他们会在同一个模块中起作用，这种情况应尽量避免。理想情况下，一个模块应只由需要有一个时钟区域转换到另外一个时钟区域的触发组成。两个时钟区域之间的接口模块的设
2006-04-25 13:24:00
1651
空空如也
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