GT资源以及相关高速IP核使用
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emm的金毛
想要努力升级的FPGA小白
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1G/2.5G Ethernet PCS/PMA or SGMII
SGMII即Serial GMII,串行GMII,收发各一对差分信号线,时钟频率625MHz,在时钟信号的上升沿和下降沿均采样,所以总的数据速率为1.25Gbps=625Mbps*2。参考时钟RX_CLK由PHY提供,是可选的,主要用于MAC侧没有时钟的情况,一般情况下,RX_CLK不使用。收发都可以从数据中恢复出时钟。在TXD发送的串行数据中,每8比特数据会插入TX_EN/TX_ER 两比特控制信息,同样,在RXD接收数据中,每8比特数据会插入RX_DV/RX_ER 两比特控制信息。原创 2024-05-17 17:05:27 · 1007 阅读 · 0 评论 -
PCIe总线-PCIe简介
PCIe总线是由PCI/PCI-X发展而来,但是两者之间有很大的不同。PCI/PCI-X采用的是并行总线,最大支持的频率为PCI-X2.0 的133MHz,传输速率最大仅为4262MB/s。同时使用并行总线,在PCB上也会造成布线资源紧张,线与线之间的串扰较大。因此在高速领域,由并行转换成串行已经成为了一种趋势。PCIe总线就是采用串行传输协议,传输速率极高,并且由于采用了8B/10B编码、128B/130B编码,所以抗干扰能力强,传输距远。原创 2024-05-13 16:47:31 · 1045 阅读 · 0 评论 -
GT资源-Clock资源
FPGA TX接口包括两个并行时钟: TXUSRCLK和TXUSRCLK2。TXUSRCLK2是数据进入GT Transceiver TX一侧的同步时钟,TXUSRCLK2和TXUSRCLK具有基于TX_DATA_WIDTH(整数)和TX_INT_DATAWIDTH设置的固定速率关系。4-byte mode:TX_DATA_WIDTH = 32、40和TX_INT_DATWIDTH = 1。4-byte mode:TX_DATA_WIDTH = 32、40和TX_INT_DATWIDTH = 0。原创 2024-05-07 16:49:41 · 796 阅读 · 0 评论 -
10GUDP协议栈 MAC层设计-(1)10G Ethernet PCS/PMA
对于10G以太网MAC层的实现,Xilinx提供了 3种IP核,分别是 10G Ethernet MAC、10G Ethernet PCS/PMA、10G Ethernet Subsystem。本篇简要介绍10G Ethernet PCS/PMA IP核的使用,以及XGMII接口的主要时序。(1)选择XGMII的位宽为64bit,DRP的时钟为100M.(2)将共享逻辑饱汉子例子工程中参考:PG0687系列需要提供156025MHz的时钟64bit数据位宽的XGMII接口包含Data Bus、Control原创 2024-04-29 14:29:01 · 1110 阅读 · 0 评论 -
SRIO系列-仿真测试
本篇文章目的在于简单的实践一下SRIO IP核,所以操作非常简单。如果真的要去用SRIO协议,需要涉及的理论还是挺多的。原创 2024-04-18 22:33:57 · 336 阅读 · 0 评论 -
SRIO系列-基本概念及IP核使用
RapidIO互连架构是一种高性能的数据包交换、互连技术,旨在与最流行的集成通信处理器、主机处理器和网络数字信号处理器兼容。它解决了高性能嵌入式行业对系统内互连中的可靠性、更高的带宽和更快的总线速度的需求。RapidIO标准被定义为三个层:逻辑、传输和物理。逻辑层定义了总体协议和数据包格式。这是端点启动和完成事务所必需的信息。传输层提供了数据包从端点移动到端点所需的路由信息。物理层描述了设备级的接口细节,如数据包传输机制、流量控制、电气特性和低级错误管理。原创 2024-04-17 15:13:10 · 688 阅读 · 0 评论 -
GT资源-CPLL QPLL
这一部分可以参考以下UG476,掌握在什么情况下使用什么PLL就可以了,实现上面明白原理就好。原创 2024-04-16 16:00:04 · 294 阅读 · 0 评论 -
64B/66B编码 自定义PHY层设计
商用的PHY芯片肯定比这些要复杂的多,我们在这边只要了解64B/66B编码的原因,以及PHY的原理和处理过程、思想就好了。原创 2024-04-16 12:19:53 · 1314 阅读 · 0 评论 -
64B/66B GT Transceiver 配置
具体的块对齐过程可以结合仿真看一下,由于过程比较复杂,这里就不细说了。原创 2024-04-14 17:58:57 · 896 阅读 · 1 评论 -
64B/66B编码
8B/10B编码主要作用的优化直流平衡,从8bit中插2个bit进去,这样的话最终效果能够使长0或者长1的位数不超过5位,达到很好的效果。但是由于8B/10B编码的带宽利用率非常低,10G的带宽只有8G在传输有效数据,2G的带宽全部浪费掉了。所以需要一种带宽利用率高的编码。64B/66B的带宽利用率为64/66=96.9%,所以64B/66B能避免过高的带宽浪费。64B/66B编码技术-CSDN博客。原创 2024-04-14 11:24:18 · 1003 阅读 · 0 评论 -
Aurora 8b/10b 上板验证
可以看出Aurora的使用还是非常简单的,非常适合用于板级高速通信。原创 2024-04-14 01:30:00 · 321 阅读 · 2 评论 -
Aurora 8b/10b-Aurora module搭建
Aurora高速收发的搭建比较简单,参考例子工程的连接关系即可,下一篇将上板测试。原创 2024-04-13 17:40:20 · 642 阅读 · 0 评论 -
GT资源-GT_COMMON
7系列GT_COMMON包含一个QPLL,在线速率超过6.6Gbps时,必须使用QPLL,CPLL此时无法使用。GT_COMMON为一个Quad中4个通道的共享资源,下图为示意图。从上图可以看出输入到GT Quad的参考时钟一共有3个,分别是本地的两个参考时钟(最左侧的IBUFDS),来自南向的两个参考时钟(REF Distribution下面),来自北向的参考时钟(REF Distribution上面)。原创 2024-04-13 16:43:30 · 326 阅读 · 1 评论 -
Aurora 8b/10b IP核使用
Aurora 协议是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议(由Xilinx开发提供)。这为物理层提供透明接口,让专有协议或业界标准协议上层能方便地使用高速收发器。Aurora协议在Xilinx的FPGA上有两种实现方式:8B/10B 与 64B/10B。Aurora 8B/10B 常用于芯片(FPGA)与芯片(FPGA)之间通信。它用于使用一个或多个收发器在设备之间传输数据。连接可以是全双工(双向数据)或单工。最多可实现(GTX,GTP或GTH),吞吐量可从。原创 2024-04-12 11:42:13 · 956 阅读 · 0 评论