数字电路A

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数值与数码

几种常用逻辑运算

• 与非运算
  
  
• 或非运算

• 异或运算

• 同或运算
  
  

逻辑函数及其表示方法

• 逻辑函数：描述输入逻辑变量和输出逻辑变量之间的因果关系
• 二值逻辑函数：变量和输入（函数）的取值只有0和1两种状态
• 真值表：描述逻辑函数各个输入变量的取值组合和输出变量取值之间对应关系的表格

逻辑图到真值表的转换

• 根据逻辑图逐级写出表达式
• 花间变化求最简与或式
• 将输入变量的所有取值逐一代入表达式得真值表

真值表到逻辑表达式和逻辑图的转换

• 逻辑变量之间是与（相乘）的关系，而输出状态之间的组合则是或（相加）的关系。
• 对于变量A、B或者输出L，凡是取1的值的用原变量表示，取0值用反变量表示（注意当L的值当1较多而0较少时，可以考虑用0的情况，记住最后要取反，中间步骤不变）

逻辑代数

基本定律

• 分配律（使用的时候要始终记住是或、与的关系）：
• 反演律（摩根定理）：
  
  
• 其他常用恒等式
  
  
  见书P42
• 吸收律
  
  
  
  见书P42
• 异或和同或的性质
  – 异或
  
  – 同或
  
  对偶数个变量而言，有
  
  对基数个变量而言，有
  

基本形式

• 与-或表达式
  指由若干个与项进行或逻辑运算构成的表达式
  

• 或-与表达式
  指由若干个活像进行与逻辑运算构成的表达式
  

基本规则

• 代入规则：在任何一个逻辑等式中，如果将等式两边出现的某变量A，都用一个函数代替，该等式依然成立
• 反演规则
  –运算符的变换：
  
  – 变量的变换：
  
  – 常量的变换：
  
  – 注意事项：

1. 运算顺序不变
2. 除非变量（单个变量）之外的非运算不变
3. 最后的形式不要有括号
4. 拆非号的时候从一般来说最外面开始拆

• 对偶规则
  – 定义：某个逻辑恒等式成立时，其对偶式也恒成立。在一个逻辑函数式L中，实行运算符互换，常量0，1互换，得到的新逻辑式记为L‘，则称L’为L的对偶式。（注意不实行变量的互换）

代数化简法

并项法

吸收法

配项法

例题：
答案见PPT第二章配项消去法例题4

答案见PPT第二张配项消去法例题5

注意：逻辑函数的化简结果不是唯一的！

• 意义：当实验室缺乏相应的逻辑门时，通过变换使用别的门达到相同的效果
• 核心：增添一项可以达到消去两项的效果

逻辑函数的标准形式

最小项与最大项

• n个因子的逻辑乘（相与），每一个变量都以其原变量或反变量的形式在乘积项中出现且仅出现一次；最大项相反
• 原变量用1表示，反变量用0表示
• 注意m与M的角标与变量0-1关系的顺序表示
• 对于任意一个最小项，只有一组输入变量的取值使它的值为1，其余的全为0；最大项恰好相反

最大/小项逻辑函数的表达式

步骤

1. 首先找出真值表中逻辑函数L=0或1的变量取值组合
2. 每个输入变量取值的组合对应一个或\与项，取0\1的写成原变量，取1\0的写成反变量
3. 将这些最大\小项相与\或，得到L的逻辑表达式

卡诺图化简

• 框架的特征
  – 满足循环邻接的特性

1. 逻辑相邻：两个最小（大）项，只有一个变量的形式不同，其余的相同
2. 几何相邻：相邻——紧挨的；相对——任一行或一列的两头；相重——对着起来后位置相重

• 相邻两个方格对应的最小项相或（最大项相与），可以消去唯一变化的变量，以达到化简得结果
• 表示方法
  两变量：二行二列
  三变量：二行四列
  四变量：四行四列
• 注意事项

1. 循环码应是00，01，11，10，但是m或M的角标仍旧按二进制来算

最小项表示逻辑函数的卡诺图化简法

未用最小项表示逻辑函数的卡诺图化简法

用卡诺图化简逻辑函数

1. 首先将原函数变形为与或式，再用相邻项合并后的与式反推填写卡诺图
2. 将原函数分成若干个子式，先分别画出子式的卡诺图，再将子式的卡诺图进行相应的“与”或者“或”运算

• 注意事项：
• 1. 卡诺图中的网格数应式中和总变量数相等
     流程如下：
     

3. 最大项与最小项的关系：互为反函数，但是其卡诺图的编号原则相同
4. 画圈的原则：

• 首先要填图，填完图画圈，画完圈才能到下一步
• 每个圈至少包括一个没被圈过的1，所有的1至少被圈1次
• 圈内的1个数应尽可能多，包围圈的个数要尽可能少，且圈内1个数为2ⁱ个
• 优先级问题：圈内个数为2ⁱ个1，圈内个数尽量多，圈的个数尽量少

5. 圈完所有的圈后一定要检查一遍！！！存不存在某个圈内的所有1是已经被覆盖的，即存不存在多余的圈

具有无关项的逻辑函数的化简

• 未定义或显然不可能出现的取值组合称为约束项
• 无关项用一个zigma相加为0
• 无关项可用×来标识，画圈的时候可圈可不圈，注意合理利用
• 化简后的结果应为一由两个方程的方程组组成，化简结束后记得检查是否多了无关项

组合逻辑电路

定义

• 由门电路作为基本组成单元
• 输出状态只决定于同一时刻的各输入状态的组合
• 电路中不含记忆单元
• 输入、输出之间无反馈延迟通路
• 目的：确定已知电路的逻辑功能
• 步骤：由逻辑图写出表达式，化简后列出真值表，结合二者对逻辑电路进行分析，确定其功能
  – 注意：区分无关项与其他项

组合逻辑电路中的竞争与冒险

• 当输入信号经不同路径传到输出级时，因门的级数不同或门电路延迟时间的差异，可能会使逻辑电路产生错误输出，称为竞争冒险
• 结论：电路中存在由反相器产生的互补信号，且互补信号的状态发生变化时可能产生冒险现象

消去竞争冒险的方法

• 发现并消除互补变量
  类似如下
  
• 增加乘积项，避免互补项相加
  利用特殊关系式增加关系式，使得当竞争冒险出现时，互补项没有直接相加
  
• 输出端并联电容器
  如果逻辑电路在较慢速度下工作，为消去竞争冒险，可以在输出端并联一电容器，致使输出波形上升沿和下降沿变化比较缓慢，可对于很窄的负跳变脉冲起到平波的作用
  
• 增加选通信号

分析组合逻辑电路的逻辑功能

1. 根据逻辑函数写出各输出端的逻辑表达式，并进行化简和变换。
2. 列写真值表
3. 确定电路逻辑功能
   举例：
   
   设计步骤：

• 根据对电路逻辑功能的要求，确定输入、输出变量，列出真值表
• 由真值表写出各输出端的逻辑函数表达式
• 化简（电路简单）、变换（使器件的数量、种类和连线最少）逻辑函数表达式，从而画出逻辑图

逻辑门电路

数字集成电路简介

• 集成电路按照导电类型分类：
  – 双极型：BJT、TTL、抗饱和TTL、ECL等
  – 单机型：PMOS、NMOS、CMOS、MESFET（砷化镓）
  – 单双混合型（BiMOS）
• 常见集成电路系列：
  – TTL：74、74H、74L、74LS、74ALS、74F等
  – CMOS：4000、74HC、74HCT（砷化镓）
  – 其他专用集成电路
  

开关电路

• 逻辑变量取值0或1，对应电路中电子器件的“闭合”与“断开”
• 二极管、MOS管或BJT管可以作为开关
  

分立元件门电路

• 逻辑与门
• 逻辑或门
  
  
• 缺点：
  – 输入端、输出端的高、低电平不一致
  – 负载接入后，可能会引起高电平的变化

TTL逻辑门电路

BJT的开关特性

• 开关特性
  
  
• 开关时间：
  
  

TTL反相器的基本电路

• 电路组成
  输入级T₁和电阻R_b1组成。用于提高电路的开关速度级同时输出两个相位相反的信号，作为T₃和T₄输出级的驱动信号；
  
• 传输特性
  
• 技术参数
  以TTL为例：
  
  – 噪声容限：
  
  – 传输延迟时间：
  表征门电路的开关速度
  TTL与非门传输延迟时间t_pd

导通延迟时间t_PHL——从输入波形上升沿的中点到输出波形下降沿的中点所经历的时间
截至延迟时间t_PLH——从输入波形下降沿的中点到输出波形上升沿的中点所经历的时间
与非门的传输延迟时间t_pd是t_PHL和t_PLH的平均值，即
一般TTL与非门传输延迟时间为几纳秒~十几个纳秒
–功耗：分静态功耗和动态功耗两种
– 延时——功耗积：综合评价指标
– 扇入、扇出数：
扇入数取决于门电路输入端的个数
扇出数反映电路的带负载能力


由于数字电路的输出只有高、低（0，1）两种电平值，高电平输出时，一般是输出端对负载提供电流，其提供电流的数值叫“拉电流”；低电平输出时，一般是输出端要吸收负载的电流，其吸收电流的数值叫“灌（入）电流”。

TTL逻辑门电路

• TTL与非门：在反相器的基础上将输入级T₁改成多发射级的BJT
  
• TTL或非门电路
  
  在此基础上引入多发射级BJT即可构成与-或-非门电路

集电极开路（OC）门

采用OC门的理由（在推拉式输出级并联的情况下）：

1. 电流过大
2. 输出电平为不高不低的电平

OC门应用举例

• OC门的输出端并联，实现线与功能，R_L为外接负载电阻
  
  

三态门

• OC门实现线与，但放弃了推拉式输出级：

1. 线与时，上拉电阻取值不能太小，影响了工作速度
2. 有源负载被上拉电阻代替，影响了带负载能力

• 三态（TSL）输出门电路

1. 在普通门电路的基础上，增加控制电路
2. 保留了推拉式输出级
3. 具有三态：高、低、高阻态
   

三态门工作原理

• 三态输出门的结构及工作原理
  

三态门应用举例

• 三态门的应用
  – 组成单向总线，实现信号的分时单向传送
  – 组成双向总线，实现信号的分时双向传送
  

MOS逻辑门电路

• MOS开关及其等效电路
  
  
• MOS管开关电路的动态特性

1. 由于MOS管栅极、漏极与衬底间电容、栅极与漏极之间的电容存在，电路在状态转换之间有电容充、放电过程。
2. 输出波形上升沿、下降沿变得缓慢
   

CMOS反相器

工作原理

电压传输特性和电流传输特性

输入逻辑电平和输出逻辑电平

CMOS逻辑门

CMOS与非门

当输入端A、B有一个为低电平时，就会使与它相连的NMOS管截至，PMOS导通，输出为高电平；仅当A、B全为高电平·时，才会使两个串联的NMOS管都导通，使两个并联的PMOS管都截至，输出为低电平

CMOS或非门

当输入端A、B只要有一个为高电平时，就会使与它相连的NMOS管导通，而PMOS管截至，输出为低电平；仅当A、B全为低电平时，两个并联NMOS管都截至，两个串联的PMOS管都导通，输出为高电平

举例分析

输入保护电路和缓冲电路

采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路具有相同的输入和输出特性

CMOS逻辑门的缓冲电路

• 输入、输出端加入反相器作为缓冲电路，所以电路的逻辑功能也发生了变化。增加了缓冲器后的逻辑功能为与非功能

CMOS漏极开路门

• 原因：输出短接，在一定情况下会产生低阻通路，大电流有可能导致器件的损毁，并且无法确定输出是高电平还是低电平
• 结构与逻辑符号：
  – 工作时必须外接电源和电阻
  – 与非逻辑不变
  – 可以实现线与功能
  
  
• 上拉电阻对OD门动态性能的影响
  – R_p的值愈小，负载电容的充电时间常数亦愈小，因而开关速度愈快。但功耗大，且可能使输出电流超过允许的最大值I_OL（max）
  – R_p的值大，可保证输出电流不能超过允许的I_OL（max）、功耗小。但负载电容的充电时间常数亦愈大，开关速度因而愈慢。
  –
  

三态（TSL）输出门电路

三态门电路的应用

CMOS逻辑门电路的重要参数

1. 输入和输出的高、低电平
   输入低电平的上限值、输入高电平的下限值、输出高电平的下限值、输出低电平的上限值
   – 高电平噪声容限：
   – 低电平噪声容限：
   
2. 传输延迟时间

• 传输延迟时间是表征门电路开关速度的参数，它说明门电路在输入脉冲波形的作用下，其输出波形相对于输入波形延迟了多长的时间。
• 传输延迟时间与电源电压V_DD及负载电容大小有关。
• 图表为各个非门的参数
  

3. 功耗：分静态功耗和动态功耗两种
   – 静态功耗：指的是当电路没有状态转换时的功耗，即门电路空载时电源总电流I_D与电源电压V_DD的乘积
   – 动态功耗：指的是电路在输出状态转换时的功耗
   – 对于TTL门电路来说，静态功耗是主要的
   – CMOS电路的静态功耗非常低，CMOS门电路有动态功耗
4. 扇入、扇出数：
   – 扇入数取决于门电路输入端的个数
   – 扇出数反映电路的带负载能力
   延时——功耗积：综合评价指标

带负载能力

• 灌电流负载：当驱动门输出低电压时，电流从负载门灌入驱动门
  
• 拉电流负载：当驱动门输出高电平时，电流从驱动门拉出，流至负载门的输入端
  – 拉电流增大时，会使输出高电平降低。允许拉出输出端的电流定义为输出高电平电流I_OH
  
  
  

CMOS传输门（TG）1

（1）N沟道、P沟道增强型MOSFET各一个并联而成
（2）结构对称，漏、源极可以互换，即输入、输出端可以互换
（3）栅极加互补的控制信号C和C非
（4）衬底所加电压要使其与漏、源极见PN结反偏
（5）作模拟开关时衬底接正、负电源

CMOS传输门（TG）2

工作原理（设两管的开启电压V_TN=|V_TP|）：

CMOS传输门的应用

1. 数据选择器
   C=0时，TG₁导通、TG₂截至，L=X
   C=1时，TG₁截至、TG₂导通，L=Y
   
2. CMOS三态门
   

CMOS逻辑门电路的系列及主要参数

1. CMOS逻辑门电路的系列
   基本的CMOS——4000系列、高速的CMOS——HC系列、与TTL兼容的高速CMOS——HCT系列
2. CMOS逻辑门电路主要参数的特点
   （1）
   （2）通常为单电源供电、阈值电压Vth约为VDD/2
   （3）噪声容限范围宽（抗干扰）
   （4）CMOS电路的功耗很小，中频条件下一般小于1mW/门
   （5）因CMOS电路有极高的输入阻抗，故其扇出系数很大，可达50

NMOS逻辑门电路

1. NMOS非门
   

• 逻辑关系：
  （1）当输入V_i为高电平时，T₁、T₂均导通。两管的导通电阻R_DS1<<R_DS2，输出电压为：
  （2）当输入V_i为低电平时，T₂截至，T₁导通。所以输出电压为V_OH=V_D-V_T1，即输出为高电平。所以电路实现了非逻辑

2. NMOS门电路（一个负载管、多个工作管）
   
   
3. 类NMOS反相器
   

BiMOS门电路

• 特点：功耗低、速度快、驱动力强
• 工作原理：
  
  

中规模组合逻辑集成电路与应用

编码器（Encoder）

• 定义：用二进制表示文字、符号或者数码等特定对象的过程，称为编码
• 实现编码的逻辑电路，称为编码器
• 特点：有不多于2ⁿ个输入信号，对应n个输出线产生的n位二进制代码

普通编码器

6. 存在的问题
   当没有有效信号输入或所有信号同时有效时，与只有一或两个信号输入时的输出一样，将没有办法区分
   通过设置标志位和约束条件以及优先级可以一定程度上避免这些问题
   举例：键控8421BCD码编码器
   
   当没有按键时，对应输入信号接+Vcc，为逻辑1。
   当按下某键时，对应输入信号接地，为逻辑0，输入信号低电平有效
   分析电路可得：
   

增加GS标志位

分析得到：

约束条件

在题目的基础上，增加一约束条件：同一时刻必须有且只能有一个输入有效
即被约束的项改为无关项

优先编码器（Priority Encoder）

1. 明确逻辑功能，设置优先级别
   输入编码信号高电平有效，输出为二进制代码
   输入编码信号优先级从高到低为I₃至I₀
   输入编码信号I₃至I₀，输出为Y₁Y₀
2. 列真值表
   
3. 列出逻辑函数表达式
   
4. 画出逻辑电路

CD4532优先编码器

• 8-3优先编码器
• EI、EO输入/出使能端
• GS工作状态标志位
  
• 输入使能端EI高有效
• I₇优先级别最高
• 标志位GS仅在EI有效&有有效信号输入的情况下为“1”
• 输出使能端EO在EI有效&没有有效信号输入的情况下为1

74LS148

• 8-3线优先编码器
• EI：输入使能端
• D0~D1：编码信息输入端
• A2~A0：3位二进制代码（反码）输出端
• EO：输出使能端，用于扩展
• GS：工作状态标志位
• EI、GS低有效
• I₇优先级别最高
• 标志位GS仅在EI有效&有有效信号输入的情况下为”0“
• 输出使能端EO在EI有效&没有有效信号输入的情况下为0

74LS138（补充）

真值表：

CD4532应用举例

用两片CD4532和必要的逻辑门扩展出16-4线优先编码器

译码器/数据分配器

分类：

• 代码转换器
• 唯一地址译码器
  – 功能：代码与输出端一一对应
  – 工作原理
  – 显示译码器
  常用集成译码器及其应用
• 二进制译码器74×139、74×138
  双2/4线全译码器、3/8线全译码器
  – 二- 十进制译码器74HC42
  – 七段显示译码器74HC4511
  

2线-4线译码器

74×139（74HC139）

– 双2-4线译码器，各有一个片选端（输入使能端）
– 功能：

74HC138

– 3-8线译码器，3个输入使能端方便扩展功能
– 逻辑图
–功能：
– 应用举例：实现函数、扩展、数据分配器
例：将74×139结合必要的门电路，实现半加器的功能

1. 半加器真值表
   
2. 逻辑函数的最小项表达式
   
3. 结合芯片139
   
4. 画逻辑图

• 74HC138逻辑图
  
  真值表如下：
  
  举例分析：
  
  注意在芯片图中的标号与实际的标号不一样：E2与E3为非
• 74138应用举例（产生函数1）
  
  
  
  
  注意事项：
  1）使能端的接法
  2）输入端高低位顺序，A2最高位，A0最低位
  3）逻辑门只能选择与非门、与门
• 74138应用举例（产生函数2）
  
  
  注意尽量使化简后的式子为三项最小项
• 74138应用举例（产生函数3，偏向实际应用举例）
  
  
  
• 74HC138应用举例（扩展）
  利用2片74HC138构成4-16线译码器
  
  利用四片74HC138和一片74HC139,实现输出低有效的5-32线译码器的功能
  

74HC138应用举例（数据分配器）

数据分配是将一个数据源输入的数据根据需要送到不同的输出端上去，实现数据分配功能的逻辑电路称为数据分配器。分配器又叫多路复用器。

• 数据分配器一般用于带使能控制端的二进制译码器实现
  
• 74HC138译码器作为数据分配器的功能表
  

74HC42

– 将输入的8421BCD码译成对应的高、低电平输出，又名4-10线译码器
– 输入4位，输出十根数据线，无片选信号
– 输出低有效，互相排斥
– 输出低有效、互相排斥
– 输入超出8421BCD范围（0~9），输出全高（无效）
– 实质上是4-16线全译码器的一部分

– 属于中规模集成电路MSI
– 应用举例：产生顺序脉冲

显示译码器（设计）

• 功能：将表示数字的BCD码转换成七段显示码
• 输入：BCD码
• 输出：七段显示码
  
• 显示译码器设计步骤（以输入8421BCD码、输出驱动共阴显示器为例）：
  – 列真值表
  
  – 化简、写最简函数表达式
  下图为a的卡诺图，其他同理
  
  
  – 画电路图
  

集成显示译码器

常用的集成显示译码器如74HC4511

• 特殊功能端：
  
  
  

74LS48

• LT：试灯输入端，低有效。检查笔端是否正常发光
• BI/RBO：灭灯输入端，输入低电平时灭灯，输入高电平时指示
• RBI：动态消零信号输入端。当LT=1，RBI=0，且输入DCBA=0000时，字形”0“熄灭，且输出BI/RBO=0；

数据选择器（MUX）

• 定义：数字系统中，常要求根据需要从多个数据源中选择一个输出到公共的数据端；能实现这个功能的逻辑电路称做数据选择器（Multiplexer,MUX）
  
• 功能
  – 在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关
  – 功能与数据分配器功能相反
• 基本原理
  逻辑函数表达式：

74HC153

双四选一数据选择器

八选一数据选择器74HC151

• 当使能端为1（无效）时，Y总是等于0，与通道选择信号以及数据通道的状态无关
• 当使能端为0（有效）时，正常工作，即根据通道选择信号从8路数据通道中选择一路输出

数据选择器功能的扩展：位的扩展、通道数的扩展

用74151产生3变量函数的依据和解题步骤

• 依据：在74151输出变量的表达式中包含了3变量的所有（2³=8）最小项，而逻辑函数的最小项表达式具有唯一性
• 步骤：

1. 写出逻辑函数的最小项表达式（编号形式）
2. 使器件处于使能状态
3. 将74151的通道选择信号（S₂，S₁，S₀）和实际的逻辑变量正确对应起来
4. 处理数据输入D₀-D₇信号电平。逻辑表达式中有m_i，则相应的D_i=1，其他的数据输入端均为0。

当逻辑变量数多余地址输入端个数时，如何解决

实现并行数据到串行数据的转换

多通道数据分时传送

数据分配器与数据选择器联用，发送端由MUX将各路数据分时送到公共传输线上，接收端再由分配器将公共传输线上的数据适时分配到相应的输出端，而两者的地址输入都是同步控制的

数值比较器

• 定义：对两个二进制数进行比较，产生3个互相排斥的输出，分别代表A=B、A＞B、A＜B三种情况
• 工作原理
  
• 真值表
  

数值比较器位数的扩展

74HC85

数值比较器位数扩展（串联方式）

数值比较器位数扩展（并联方式）

算术运算电路

半加器与全加器

• 半加器：在两个1位二进制数相加时，不考虑低位来的进位的相加
  
• 全加器：在两个二进制数相加时，考虑低位进位的相加
  
  
  – 一位全加器的实现方法

1. 用分立元件或中小规模集成电路实现
2. 利用唯一地址译码器实现
3. 利用数据选择器实现
4. 利用半加器实现
   

• 多位加法器
  – 串行进位加法器
  
  – 优点：结构简单
  – 缺点：速度慢
  由于低位全加器的进位输出与高位全加器的进位输入串联，计算结果必须经过各级全加器逐级想高位传递，每一位数据的传递都有延迟时间，技术越多，累加的延迟时间越长
  – 超前进位加法器
  超前进位：并行进位，高位的进位不必等待各低位进位信号逐级传递，每一级进位由进位信号函数同时产生，即每一个S_i和C_i直接由A_m，B_m（m=0,1,…i）和C_-1得到
• 集成加法器及应用
  
  
  
• 减法运算
  – 反码与补码（无符号数）
  假定原码是一组n位二进制代码(无符号数)
  原码逐位取反得到反码
  n位二进制原码和其补码相加得2ⁿ，补码因此而得名
  
  – 用加补码来完成加法运算
  
  
  – P145反码与补码（无符号数）
  原码、补码的定义：
  若两个位数相同的n位二进制数相加结果的低n位数全为0，并向n+1进位1，则定义这两个n位二进制数具有互补的数值关系，其中一个定义为原码，另一个定义为补码
  原码、反码的定义：
  若将一个n位二进制数的各位数求反，即每一位0至1或1至0所得的n位二进制数称为原来n位二进制数的反码
  源码逐位取反得到反码，最后得到反码与补码的关系：
• 用加补码完成减法运算
  

触发器

引言

• 数字系统按照结构特征和工作原理可分为两大类
  – 组合逻辑电路：任一时刻的输出状态仅仅由该时刻的输入信号决定
  结构特征：由若干个逻辑门组成，电路中没有反馈
  – 时序逻辑电路：任一时刻的输出信号不仅与当时的输入信号有关，而且与电路原来的状态有关。
  结构特征：由组合逻辑电路和存储电路组成，电路中存在反馈

锁存器与触发器

• 锁存器和触发器是实现存储功能的两种基本逻辑单元电路
• 锁存器和触发器的异同点
• 共同点：具有0和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。
• 不同点：
  – 锁存器：对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态
  – 触发器：对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态

双稳态（bistable multivibrator）

存储一位二进制数/码 1. 电路结构

电路有两个互补的输出端
Q端的状态定义为电路输出状态

2. 逻辑状态分析

• 电路具有记忆1位二进制数据的功能
  定义：
  

锁存器（Latch）

对脉冲电平敏感

基本SR锁存器（1）

1. 电路结构 由一对输入、输出交叉耦合的*或非门*构成

S（Set）：置位端；R（Reset）称为：复位端
输出端在正常情况下应是完全相反（互补）的两种逻辑状态，两种稳态。一般规定锁存器Q端状态为锁存器的状态。Q=1，锁存器处于“1”态；Q=0，锁存器处于“0”态。

2. 逻辑功能分析

3. 功能表

约束条件：SR=0
S和R均为高电平有效

4. 特性方程

5. 状态转换图

基本SR锁存器的保持和清0、置1功能，是一个存储单元应具备的最基本的功能

基本SR锁存器（2）

1. 电路结构 由一对输入、输出交叉耦合的*与非门*构成

2. 功能表

3. 逻辑符号

带逻辑门控的SR锁存器

控制门与基本锁存器的配合以及锁存使能信号

唯一不同的就是多了一个控制的时钟信号。当该信号为高时，锁存器会像普通锁存器一样工作；该信号为低，则无论输入为什么，状态都会被保持

逻辑门控D锁存器

• 电路结构：在逻辑门控SR锁存器的基础上对输入端做改变
  

• 原理图、逻辑符号
  
  CP=0时，维持原态
  CP=1时，控制门打开，实现正常的D锁存功能
  Qⁿ⁺¹=D，满足约束条件S·R=0

传输门控D锁存器

• 电路结构：在双稳态电路基础上增加两个传输门
• 原理图、逻辑符号
  
  E=1时，TG₁导通，TG₂断开，Q=D
  E=0时，TG₂导通，TG₁断开，Q不变
  
  例：
  
  E=1时，Q=D
  E=0时，Q保持
  但由图易知，当存在干扰时，输入电平突变引起锁存器逻辑值发生变化，输出状态也跟着发生变化，即空翻现象

触发器（Flip-Flop）

对脉冲边沿敏感

主从RS触发器

• 电路结构：由两个逻辑门控SR锁存器组成，两个锁存器工作在两个不同的时区
  
• 工作原理

1. 主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的
2. CP一旦变为0后，主触发器被封锁，其状态不再受R、S影响，因此不会有空翻现象

• 缺点：使用时有约束条件（指R和S不能同时为1，否则违背了Q与Q非反相的原则）

主从JK触发器

• 电路结构：将互补输出端反馈到输入端，从而使得R与S无法同时为1

• 原理图
  

1. 功能表
   
2. 特性方程：
   
3. 状态转换图
   

• 波形图
  
  针对主从触发器的波形图，应注意以下四点

– CP=1期间主从触发器接受输入信号，从触发器状态保持不变（即一次翻转现象）

– 当Q=0时，只有J的变化可能使Q^’由0变1，且只改变一次
– 当Q=1时，只有K的变化可能使Q^’由1变0，且只改变一次
– 触发器的出发翻转发生在时钟脉冲的触发沿（上图是下降沿）

维持-阻塞边沿D触发器

• 同步D锁存器：
  该电路满足D锁存器的逻辑功能，但有同步锁存器的空翻现象

• 维持-阻塞边沿D触发器

  为了克服空翻，并具有边沿触发器的特性，在原电路的基础上引入三根反馈线L₁、L₂、L₃
  
  维持-阻塞触发器是利用了维持线和阻塞线，将触发器的触发翻转控制在CP上跳沿到来的一瞬间，并接收CP上跳沿到来前一瞬间的D信号。维持-阻塞触发器因此而得名

• 逻辑功能（时序逻辑的表达方式）
  RS触发器、JK触发器、T触发器、D触发器

• 各触发器功能的转换、波形分析、综合分析

SR触发器

1. 逻辑符号
   
2. 特性表（状态保护表）
   
3. 状态转化图
   
4. 特性方程
   

JK触发器

1. 逻辑符号
   
2. 特性表（状态转换表）
   
   
3. 状态转换图