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RSS订阅原创 阅读有感——Verilog对数据进行四舍五入(round)与饱和(saturation)截位
首先，我没有搞清楚定点数与浮点数的定义。定点数就是小数位固定不变的数叫做定点数，也就是小数点是定在某个位置不变的数。结论：FPGA中的信号可以是定点型也可以是浮点型，这只是一种数据表示形式，各有优缺点。FPGA中定义的信号类型，默认是定点型，如果转化至浮点数，需要使用floating-point IP核。
2023-04-23 11:24:41
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第一，实现同样的功能，FPGA需要更大的面积，在更大的面积的情况下，即使用纯导线，其导线总长度（或严格一点，critical path的导线长度）也要比ASIC的电路长。第二，其实也是最重要的一点，就是布线结构（routing architecture）非常复杂，一条导线从a到b，一般总要经过几个开关，而这些开关都是有延时的，这个延时非常大，是FPGA频率不得提高的主要原因。
2023-04-20 10:48:00
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MATLAB下载libsvm，以及对应MinGW-w64版本下载（亲测有效）最近在学习SVM，在matlab上安装和使用Libsvm的过程中遇到了好多问题，在网上查看了许多资料，踩了许多坑。整理一下供大家分享，希望能节省大家在安装过程中的时间。一、libsvm下载注意：如果在安装MATLAB软件的时候，已经下载过libsvm的包，这一步请省略。如果确认自己是否已经安装过？本人用的是windows 10-64bits，Matlab 2018a，下载版本为Libsvm 3.24（在MAT..
2021-04-13 14:46:50
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空空如也
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