Verilog初步学习笔记

 

Verilog 与c语言区别：

并行性：

块的定义：initial块和always块

initial块：不带触发条件

用法： initial

        begin

always块：

用法： always@( posedge clock or negedge clr)   //当clock上升沿到来时

两种赋值语句：阻塞赋值 “=” 非阻塞赋值 “《=”

 

数值表示方法：位数‘基数 值

标识符：

特别标识符以“ /”开始，以空格结束

$<标识符 >：系统任务和函数

#表示延迟

宏定义 :

`define

`include

`timescale

`usblib

`resetall

 

如：64’hff01

assign 语句描述三态门 (wire类型)

repeat(tics)@(posedge clock)