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毛刺glitch:由组合电路中的信号抖动导致
减少毛刺的方法:1 在合适的位置加上buffer(通过EDA工具实现)。 2 加入触发器同步
减少晶体管的数量就可以减少开关次数:表达式化简,复合门,传输门
要考虑的功耗:平均功耗,最大功耗,待机功耗,关断模式下的功耗,内存维持功耗,睡眠模式功耗
器件/电路设计级别的低功耗技术:1 晶体管尺寸最优化。 2 减小结电容。 3 插入buffer。4 改变Vth。5 多电压
架构/逻辑设计级别的低功耗技术:1 低频下的高性能。2 hardwire Acc. 。3 指令集体系结构。4 门控时钟。5 内存访问缩减。6 片上内存。7 睡眠模式。8 供电电压动态控制。9 时钟停止,电源切断的隔离。
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逻辑最小化:二分决定树,BDD,化简(我还就想问一句了,这个东西哪有卡诺图画圈好用啊?)
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P,power,功耗
D,delay,延迟
PDP:P和D的乘积,电力延迟积
PDP∝CV2
PDP在一个电路中基本不变,也就是说P和D是反比关系
EDP(E,energy,能量)
EDP = PDP * T ,EDP越小越好
mw/MIPS(在另一门课里面叫Energy effeciency)
EDA工具分析功耗:动态仿真分析,基于概率的静态分析
动态仿真分析:Synopsys公司的PrimePower,需要power的库文件,门级网表,测试输入数据
基于概率的静态分析:基于门级的分析,假设输入随机,计算输出发生变化的概率
逻辑综合阶段的低功耗分析
在逻辑综合阶段,V和f无法改变,只能改变C和α
两级逻辑最小化,状态分配(像最小汉明距离),路径平衡(为减少毛刺),技术分解(例子,把4NAND分解,考虑最小的最大延迟,平衡树),技术制图(引脚交换,改门尺寸,插入缓冲)
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引脚交换:因为引脚的电容不同,所以要把低活跃的网络分配给大电容引脚,把高活跃的网络分配给小电容引脚
改门尺寸:非关键路径的门用小尺寸,但要满足时序约束
插入缓冲:大面积的电路有较大的电容,中间要加buffer(回忆反相器链)
时钟树,门控时钟要和寄存器很近,电路分割和缓冲插入
Clock root gating(root gating):节省时钟树本身的功耗,当所有此分支上的时钟都无效时,关闭此时钟树分支。
对于相同的时钟网络:对称放置,减少时钟偏斜(H形 √ , L形 ×)