FPGA
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sun shang chao
这个作者很懒,什么都没留下…
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Modelsim
一、 Modelsim简介 Modelsim仿真工具是Model公司开发的。它支持Verilog、VHDL以及他们的混合仿真,它可以将整个程序分步执行,使设计者直接看到他的程序下一步要执行的语句,而且在程序执行的任何步骤任何时刻都可以查看任意变量的当前值,可以在Dataflow窗口查看某一单元或模块的输入输出的连续变化等,比quartus自带的仿真器功能强大的多,是目前业界最通用的仿原创 2015-04-29 08:42:18 · 1479 阅读 · 1 评论 -
FPGA设计-时序约束1
最近都在做ARM的方面学习工作,感觉有必要记录下来之前FPGA的工作,好记性也不如烂笔头;说起FPGA,断断续续的也用过4,5年了,中间接触过DSP,就是因为没有记录文档资料,目前几乎快忘光了;FPGA方面的心得,将会由以下几个方面进行总结:1. FPGA时序约束以及高速ADC约束实例2. TDC进位延时链设计以及研究3. TDC的精度以及自动校正算法的实现转载 2017-07-13 11:21:35 · 1036 阅读 · 0 评论 -
ping-pong操作
1 什么是pingpong? pingpong是一种数据缓存的手段,通过pingpong操作可以提高数据传输的效率。2 什么时候需要pingpong?在两个模块间交换数据时,上一级处理的结果不能马上被下一级所处理完成,这样上一级必须等待下一级处理完成才可以送新的数据,这样就会对性能产生很大的损失。引入pingpong后我们可以不去等待下一级处理结束,而是将结果保原创 2016-10-31 16:35:56 · 22552 阅读 · 0 评论 -
spi--master
------------------------------------------------------------------------------------ Company: -- Engineer: -- -- Create Date: 14:08:05 04/09/2015 -- Design Name: -- Module Name: spi_master原创 2016-01-07 14:46:16 · 679 阅读 · 0 评论 -
spi slave
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 20:01:22 03/10/2009 // Design Name: // Modul原创 2015-05-21 18:49:24 · 1237 阅读 · 0 评论 -
tb_fifo
`timescale 1ns / 100ps//////////////////////////////////////////////////////////////////////////////////// Company: // Engineer: // // Create Date: 19:42:15 02/17/2009 // Design Name:原创 2015-05-21 08:06:38 · 489 阅读 · 0 评论 -
ise调用modelsim时,怎么改变仿真时间呢
我用ise调用modelsim时仿真时间只有1000ns,时间不足,怎么设置能让仿真时间变大一些,各位大神帮帮忙了zbhbyc (2012-5-21 10:11:36)run 100us 采用命令run+时间dearhero (2012-5-21 10:38:05)在modelsim安装目录下将其.ini文件中的默认仿真时间改原创 2015-05-20 19:01:49 · 11785 阅读 · 0 评论 -
串口接收模块 5倍速率采样
module uartRxDemo(input clk5x,input rst,input Rx,output reg en,output reg [7:0]data);parameter s_sniffer=0,s_receive=1;reg state,nextState;reg receiving,finishing;reg [3:0] highSpeedShift原创 2015-05-06 17:09:15 · 945 阅读 · 0 评论 -
modelsim 仿真无信号列表
命令行用 vsim -novopt work.或者修改modelsim.ini里面的选项,去掉优化。原创 2015-05-05 11:14:19 · 5761 阅读 · 1 评论 -
ISE中启动modelsim时出现了下面的错误
1。我在ISE中启动modelsim时出现了下面的错误Loading work.tb_ic1_func# ** Error: (vsim-19) Failed to access library 'xilinxcorelib_ver' at "xilinxcorelib_ver".# No such file or directory. (errno = ENOENT)# ** E原创 2015-05-01 09:53:35 · 19340 阅读 · 1 评论 -
FPGA时序约束2
上一篇已经简单的介绍了时序,本文将会以一个ADC实例简单粗暴的进行分析;现有一块ADC连接到FPGA上,需要在FPGA上实现高速数据的读取,那么第一步自然就是完成可靠的硬件连线,其中需要注意的是:1. 注意信号的完整性,尽可能的避免边沿退化;这两区分两个概念: i. 高速信号,指的是信号翻转,由高电平到低电平或者反之所耗得时间非常小;可能一个1MHz的TT原创 2017-07-13 11:48:45 · 1033 阅读 · 0 评论