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RSS订阅原创 南大计算机系统实验PA0 Compiling and Running NEMU报错解决方法
pa0中linux运行make menuconfig报错的解决方法
2022-06-24 21:47:46
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原创 晶体三极管共射放大电路（共射基本放大电路）的研究与设计
这家伙竟然开始搞模电了！简报模电，又称模拟电子技术基础，是一种常年横行与各大高校电子类专业之中，以其多亚种变种、食量巨大、胃口丰富、生命周期奇长而令众多大雪参闻风丧胆，谈模色变。若是不及时处理好身边残余的模电，天灾生物卦蝌就会被吸引到大雪参的身边，将其吞噬，或者进入到最靠近退雪的阶段：捕烤。所以，作为高中物理3-1、3-2的进化版电子技术基础的进化版模拟电子技术基础，大雪参们要全力以赴将其在身边彻底清除。为了保护众多大雪参（包括俺自己），特别推出此专栏，以此记。简报’本科阶段的模拟电子技术基础，主要
2021-12-19 21:00:16
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原创 查表法在FPGA中应用的简单叙述
欧嗨呦~这几天要准备跟着老师做项目。正在笔者为老师“立项报告写的‘重’一些”的要求下愁眉苦脸之际，万方数据里面的一篇文章勾起了我的兴趣（其实就是摸鱼~ _ ~）有意思，，嗯对，很有意思。简报查表法是一个很神奇的东西。它的应用范围非常广泛，从角度，到伪随机数，到相位控制，只要固定数据对应固定数值的算法，通过查表法（注意不是查找表！！！查找表是LUT！！！这俩有本质区别的！！！），在我们获得了一个数值之后，可以快速的在预存的数据中找到我们需要的结果，大大简降低了组合逻辑功能实现的复杂度。但是，预存数据进行
2021-11-27 16:17:50
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原创 PS/2协议的verilog HDL实现
回归！简报键盘和鼠标是现在绝大部分人使用电脑的标配物件。它们有发光的，有花花绿绿的，有长尾巴的，有带电池的。但又有谁人记得，曾经那六孔的插口？作为本专栏的第一篇文章，就让笔者带领大家来认识计算机与键盘、鼠标进行通信的这一远古协议——SP/2。简介1987年，大家熟知的IBM公司推出了一款用于键盘与主机进行通信的接口标准——SP2。PS2接口一共有六根引脚，但其中只有四根引脚是有意义的：Clock（时钟），Data（数据），电源，接地。值得注意的是，其中的Clock与Data是双向的引脚。因此，PS/
2021-10-16 18:31:30
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原创 Verilog HDL的简单应用之74ls160功能的实现
结束喽！简报这是集成同步加法计数器，也是简单元器件的FPGA实现系列的最后一篇。希望能够对和笔者一样刚刚接触到FPGA的朋友们有所帮助，有所广益。下面，笔者将对74ls76x（x=0,1,2,3）系列进行说明，并用Verilog HDL进行74ls160/161功能的实现。引脚该系列元器件均有1+1+1+2+4+4+1+2=16根引脚，其中包括1根时钟信号引脚，1根清零信号引脚，1根置数信号引脚，2根计数使能信号引脚，4根数字输入引脚，4根数字输出引脚，1根进位引脚以及电源和接地引脚。下面为对其引脚
2021-02-23 18:39:27
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原创 Verilog HDL的简单应用之74ls194功能的实现
没想到吧[滑稽]简报啊哈哈，一定有人觉着这个系列会终止。然而，没有写时序的笔者又岂是会随意咕咕的[doge]。下面，笔者将要用Verilog HDL在Vivado环境下对74ls194的功能进行实现！咕咕！引脚众所周知，74ls194是时序电路里面应用广泛的通用多功能寄存器。其本体共有1+1+1+1+2+4+2+4=16根引脚。其中，电源（Vcc）和接地（GND）没有特殊功能，下面对另外十四根引脚的功能进行说明。时钟引脚（clk）：共1根，接时钟信号。异步清零引脚（CR）：共1根，实现清零功能
2021-01-28 18:58:49
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原创 Verilog HDL的简单应用之74ls148功能的实现
不知为何，人是一种对3和1情有独钟的生物简报众所周知，74ls148是和74ls283、74ls151还有74ls138一样应用广泛的电子元器件。而且功能还存在一些微妙的地方。其本体共1+1+1+1+1+8+3=16根引脚。鉴于接地和电源引脚还是没有什么大用处，笔者将使用Verilog HDL语言在Vivado上面对其余14根引脚的功能进行实现。引脚74ls148的逻辑符号共1+1+1+8+3=14根引脚，分别为使能输入端，使能输出端，组信号输出端，十进制输入端8根，二进制输出端3根。下面为具体说明
2021-01-26 13:42:45
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原创 Verilog HDL的简单应用之74ls283功能的实现
我的错，人神共愤，天理难容……简报众所周知，74ls283是和74ls151还有74ls138一样应用广泛的电子元器件，其本体共有1+4+4+4+1=14根引脚，鉴于每一根引脚都起着《至关重要》的作用，我们不会对任何一根进行忽略。下面笔者将利用Verilog HDL在Vavido环境下对其功能进行实现。引脚74ls283共14根引脚，其中1根为从低位进位数据输入端，4根为加数A数据输入端，4根为加数B数据输入端，4根为四位结果输出端，1根为向高位进位数据输出端。下面为详细介绍。从低位进位数据输入
2021-01-24 23:56:50
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原创 Verilog HDL的简单应用之74ls151功能的实现
一年后，天南和地北，一厢情愿却难忘简报众所周知，74ls151是和74ls138一样应用广泛的电子元器件，其本体共有1+3+8+2=14根引脚。下面笔者将使用Verilog HDL在Vivado上面实现74ls151的功能。引脚74ls151共14根引脚，具体如下：使能端：共1根，低电平有效，输入使能信号。地址段：共3根，通过组成二进制编码来进行0~7的编号，以对应8个不同的数据输入端。数据输入端：共8根，为地址段输入数据组成的二进制代码所对应，输入数字信号，在内部电路作用下在输出端输出。
2021-01-23 17:43:21
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原创 Verilog HDL的简单应用之74ls138功能的实现
可算是放寒假了。。。泪目！简报众所周知，74ls138是一种应用广泛的电子元器件。其本体共有3+3+8+1+1=16接口，其中，电源与接地口我们直接忽略掉吧（毕竟这兄弟俩也没什么大用处。。。也许吧）。 因此，本篇文章将利用Verilog HDL对 74ls138 16个接口中的14个接口功能进行实现。接口74ls138的十六个接口及其功能如下：地址端：共三个，按高低顺序组成二进制代码，通过数字的先后顺序对应8个数据输出端，为主要实现功能的端口之一。输出端：为主要实现功能的端口之一，共七个，根.
2021-01-18 19:27:40
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空空如也
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