元器件的FPGA实现
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sunrise_at_dusk
大佬们好我是菜鸡
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Verilog HDL的简单应用之74ls160功能的实现
结束喽!简报这是集成同步加法计数器,也是简单元器件的FPGA实现系列的最后一篇。希望能够对和笔者一样刚刚接触到FPGA的朋友们有所帮助,有所广益。下面,笔者将对74ls76x(x=0,1,2,3)系列进行说明,并用Verilog HDL进行74ls160/161功能的实现。引脚该系列元器件均有1+1+1+2+4+4+1+2=16根引脚,其中包括1根时钟信号引脚,1根清零信号引脚,1根置数信号引脚,2根计数使能信号引脚,4根数字输入引脚,4根数字输出引脚,1根进位引脚以及电源和接地引脚。下面为对其引脚原创 2021-02-23 18:39:27 · 10214 阅读 · 10 评论 -
Verilog HDL的简单应用之74ls194功能的实现
没想到吧[滑稽]简报啊哈哈,一定有人觉着这个系列会终止。然而,没有写时序的笔者又岂是会随意咕咕的[doge]。下面,笔者将要用Verilog HDL在Vivado环境下对74ls194的功能进行实现!咕咕!引脚众所周知,74ls194是时序电路里面应用广泛的通用多功能寄存器。其本体共有1+1+1+1+2+4+2+4=16根引脚。其中,电源(Vcc)和接地(GND)没有特殊功能,下面对另外十四根引脚的功能进行说明。时钟引脚(clk):共1根,接时钟信号。异步清零引脚(CR):共1根,实现清零功能原创 2021-01-28 18:58:49 · 7214 阅读 · 4 评论 -
Verilog HDL的简单应用之74ls148功能的实现
不知为何,人是一种对3和1情有独钟的生物简报众所周知,74ls148是和74ls283、74ls151还有74ls138一样应用广泛的电子元器件。而且功能还存在一些微妙的地方。其本体共1+1+1+1+1+8+3=16根引脚。鉴于接地和电源引脚还是没有什么大用处,笔者将使用Verilog HDL语言在Vivado上面对其余14根引脚的功能进行实现。引脚74ls148的逻辑符号共1+1+1+8+3=14根引脚,分别为使能输入端,使能输出端,组信号输出端,十进制输入端8根,二进制输出端3根。下面为具体说明原创 2021-01-26 13:42:45 · 6930 阅读 · 1 评论 -
Verilog HDL的简单应用之74ls283功能的实现
我的错,人神共愤,天理难容……简报众所周知,74ls283是和74ls151还有74ls138一样应用广泛的电子元器件,其本体共有1+4+4+4+1=14根引脚,鉴于每一根引脚都起着《至关重要》的作用,我们不会对任何一根进行忽略。下面笔者将利用Verilog HDL在Vavido环境下对其功能进行实现。引脚74ls283共14根引脚,其中1根为从低位进位数据输入端,4根为加数A数据输入端,4根为加数B数据输入端,4根为四位结果输出端,1根为向高位进位数据输出端。下面为详细介绍。从低位进位数据输入原创 2021-01-24 23:56:50 · 6113 阅读 · 0 评论 -
Verilog HDL的简单应用之74ls151功能的实现
一年后,天南和地北,一厢情愿却难忘简报众所周知,74ls151是和74ls138一样应用广泛的电子元器件,其本体共有1+3+8+2=14根引脚。下面笔者将使用Verilog HDL在Vivado上面实现74ls151的功能。引脚74ls151共14根引脚,具体如下:使能端:共1根,低电平有效,输入使能信号。地址段:共3根,通过组成二进制编码来进行0~7的编号,以对应8个不同的数据输入端。数据输入端:共8根,为地址段输入数据组成的二进制代码所对应,输入数字信号,在内部电路作用下在输出端输出。原创 2021-01-23 17:43:21 · 10381 阅读 · 0 评论 -
Verilog HDL的简单应用之74ls138功能的实现
可算是放寒假了。。。泪目!简报众所周知,74ls138是一种应用广泛的电子元器件。其本体共有3+3+8+1+1=16接口,其中,电源与接地口我们直接忽略掉吧(毕竟这兄弟俩也没什么大用处。。。也许吧)。 因此,本篇文章将利用Verilog HDL对 74ls138 16个接口中的14个接口功能进行实现。接口74ls138的十六个接口及其功能如下:地址端:共三个,按高低顺序组成二进制代码,通过数字的先后顺序对应8个数据输出端,为主要实现功能的端口之一。输出端:为主要实现功能的端口之一,共七个,根.原创 2021-01-18 19:27:40 · 10398 阅读 · 2 评论