A/D采集模块总结

最新推荐文章于 2024-08-11 17:02:33 发布

hay_j

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本文链接：https://blog.csdn.net/sweet_jr/article/details/71248765

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本文总结了A/D采集模块的设计，采用8通道16位同步采样的ADC7606芯片，通过Verilog硬逻辑编程。在设计中，使用了锁相环IP核提高时钟频率至200MHz，状态机分为6个状态，并重点讲解了如何处理状态间延时。同时，文中介绍了在并行处理时的状态机设计、数据输出、复位信号处理、错误解决方法以及引脚电压电流的配置问题。

摘要由CSDN通过智能技术生成

A/D采集模块总结

选用的AD芯片是8通道的，内置16位、双极性输入、同步采样ADC7606。

软件部分：主要是采用Verilog语言硬逻辑编写的，在编写代码的过程中，主要关注的是AD采集的时序图，根据时序图可以将状态机分为六个状态：复位脉冲输出（AD_RESET）、等待转换（WAIT_CONST）、等待忙碌（WAIT_BUSY，等待宽度跟在此处设置的采样速率OS有关）、开始转换（START_CONVST）、读数据（READ_DATA，也就是读SCLK脉冲信号）、转换完成（CONVST_FINISH）。由于各状态之间延时比较短，所以我在顶层文件中调用了锁相环（PLL）IP核，达到倍频的作用，使开发板自带的时钟频率25MHz，扩大到200MHz，因此，整个AD采集模块中的时钟周期是5ns。状态机如图1所示。

图1

在此次，代码的修改中，我学会了一下几点：

1、状态机模块仅用于状态的转化，而某个状态之间的延时，是利用另一模块在该状态对时钟进行计数累加，再在状态机中截取某点进行if语句的判断，从而达到两个模块的嵌套（两个case的嵌套），这种方法在状态机中非常实用。具体实现方式如图2,3所示。在此，还使用了一句（else；）保持当前值，可以等待下次累加。else cntr <= 0;和el