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全部文章> 2017年12月
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12月

原创 如何编写Xilinx ISE环境下的综合约束文件ucf

XILINX ISE FPGA开发环境下ucf文件的生成方法。

2017-12-27 18:46:44 5323 1

原创 在ncverilog仿真条件设置中+nospecify　，+notimingcheck　和　+delay_mode_zero之间有什么区别

+nospecify　，+notimingcheck　和　+delay_mode_zero 三个选项的详细分析说明

2017-12-21 20:28:11 22442 3

原创 用ncverilog跑仿真时，如何去除对特定路径的timing检查

我们在跑后仿时，有些路径可以不做timing check，比如同步器的第一个DFF，因为通常是对异步信号进行同步，同步器的第一个DFF通常可能出现setup或hold违例。通过以下两种方式可以实现： 方式1： ncverilog -input aaa.tcheck ... aaa.tcheck文件中： tcheck -off u_top....

2017-12-21 20:10:01 6640

原创 glitch free 时钟切换逻辑的实现

时钟切换逻辑避免产生glitch的原理先关闭当前时钟，再打开目标时钟。而不管关闭还是使能，都必须保证当前时钟或目标时钟的使能信号的跳变都分别在时钟为低电平期间进行的，防止产生时钟glitch。以下为一个例子。 图1 glitch-free clk mux...

2017-12-11 20:13:12 10011 4

用于chisel的环境建立，可以在window下使用
make.exe文件，配合sbt使用. 拷贝make.exe到sbt的bin目录，这是为了使用makefile来编译chisel。

2019-09-17

Lattice Synthesis Engine for Diamond User Guide
Lattice diamond综合和后仿真参考文档。后仿真可参考博客：https://blog.csdn.net/tbzj_2000/article/details/89481655

2019-04-24

Double Data Rate DDR3 SDRAM Controller IPCore Users Guide
Lattice Double Data Rate DDR3 SDRAM Controller IPCore Users Guide, 详细说明了其ＤＤＲ３　ｃｏｎｔｒｏｌｌｅｒＩＰ．

2019-03-08

verdi加载vhdl和verilog混合RTL设计的详细方法
该方法可以解决verdi中无法跟踪vhdl和verilog混合信号驱动的问题。

2019-01-10

emacs 和evil以及verilog mode全资源
和博客 https://blog.csdn.net/tbzj_2000/article/details/81702009 配套的资源包，一次性完成emacs，evil和verilog mode的部署。

2018-08-15

NXP s32k11x s3214x汽车电子用MCU管脚分布文档
S32K11x和s32k14x的“IO Signal Description Input Multiplexing“，在官方的用户手册中可能找不到。

2018-01-17

RH850 F1L 用户手册
使用于汽车电子，如车身控制等 Applications include automotive electronics, such as BCM (body control module), gateway, HVAC, lighting modules, and many others

2017-12-12

RH850 用户手册
RH850详细的用户手册，加强了功能安全，故障诊断，通信安全等特性

2017-12-11

时钟切换逻辑
详细说明了时钟切换时如何避免产生glitch，从原理到实际的电路实现

2017-12-11

Introduction to Machine Learning with Python
基于python, 有详细的例程，一步一步学下来，可初步掌握机器学习的各个算法的python实现。

2017-12-11

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