在ncverilog仿真条件设置中+nospecify ，+notimingcheck 和 +delay_mode_zero之间有什么区别

以标准库单元中一个与非门为例，库.v文件中作了如下描述：
module ND（X,A1，A2）
   output X ;
   input A1,A2 ;
   specify
     (A1 => X) = 50 ;
     (A2 => X) = 50 ;
   endspecify
endmodule

在标准单元中，定义输入A1和A2到输出X的路径延时都为50 time units。

+nospeicy：即ncverilog在仿真时忽略库文件中指定的50 time unit的延时。

+delay_mode_zero :将标准库单元中定义的延时50替换为0。

+notimingcheck ：时序检查开关，比如setup/hold/width检查等等，如使用了该option，则仿真时不检查时序，行为类似于RTL仿真。在PR未结束，sdf反标文件还没准备好时，可用该选项忽略延时，可用于功能性的粗略检查。但真正跑后仿真时，不可使用该选项，否则仿真有效性大大降低。可使用tfile来将特定的路径加到no timing check list file中。