Verilog
THISFOREVERYONE
这个作者很懒,什么都没留下…
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Verilog函数传递的实参是wire型的
比如说下面的例子:其中top模块调用pc模块,刚开始模块调用时,可能会对传进去的实参的类型是否要与对应的形参类型相同有些疑问。这样一句话可能会解决所有疑问——输入端口可以由wire/reg驱动,但输入端口只能是wire;输出端口可以使wire/reg类型,输出端口只能驱动wire。**1.Verilog中如果没说明参数的类型,那么默认就是wire型的,这也就是为什么一般input的话都没有写类型,因为它只能是wire型的。**比如说上面的例子,如果我们把top模块中的clk变量类型改为reg型的,直原创 2020-06-19 21:19:13 · 880 阅读 · 0 评论 -
Verilog中的七段数码管分频显示问题
先说一下七段数码管的原理:动态数码管显示的原理是: 每次选通其中一位, 送出这位要显示的内容, 然后一段时间后选通下一位送出对应数据,4 个数码管这样依次选通并送出相应的数据,结束后再重复进行。这样只要选通时间选取的合适,由于人眼的视觉暂留,数码管看起来就是连续显示的。这里面涉及到七段数码管的分频问题(决定多久从这个数码管换到下一个数码管显示)下面仅展示并说明七段数码管的分频问题(所用的...原创 2020-01-03 23:30:50 · 5405 阅读 · 0 评论 -
Verilog中的时钟分频
前几天做一个project,实验内容如下实验十五 摩尔状态机序列检测器(*****)1) 设计“1101”序列检测的状态转换图;2) 设计一个 8 位并转串输出模块 par2ser。该器件有 8 位输入 d[7:0],1 位输出 q,另有一个 clk 端,一个 set 端。set端上升沿将 8位输入锁存到逻辑右移移位寄存器中。3) 调用并转串输出模块,使用Verilog HDL语言的行为描述方...原创 2019-12-30 23:32:42 · 2834 阅读 · 0 评论 -
D触发器(Verilog)
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