基本语法
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这个作者很懒,什么都没留下…
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VHDL中txt文件的读写
在对VHDL代码进行ModelSim仿真的时候,如果测试一个比较简单的功能,比如简单地测试一个IPCore,那么我们只需要signalName <= x"01"; wait for cam_period*5; signalName <= x"10"; wait for cam_period*5;12类似的代码就可以满足我们的要求。 但是呢,假如你要测试一个大的COMPONENT,...转载 2018-02-08 16:43:05 · 1507 阅读 · 0 评论 -
VHDL中txt文件的读写
本文转载: https://blog.csdn.net/love_ljq/article/details/53637597在对VHDL代码进行ModelSim仿真的时候,如果测试一个比较简单的功能,比如简单地测试一个IPCore,那么我们只需要signalName <= x"01"; wait for cam_period*5; signalName <= x"10"; wait ...转载 2018-04-26 09:38:13 · 2205 阅读 · 0 评论 -
Verilog十大基本功---testbench的设计 文件读取和写入操作
转自:https://blog.csdn.net/times_poem/article/details/52036592需求说明:Verilog设计基础内容 :testbench的设计 读取文件 写入文件来自 :时间的诗十大基本功之 testbench1. 激励的产生对于 testbench 而言,端口应当和被测试的 module 一一对应。端口分为 input,outpu...转载 2018-05-23 10:38:54 · 24327 阅读 · 0 评论 -
C\C++基础
类型位范围char1 个字节-128 到 127 或者 0 到 255unsigned char1 个字节0 到 255signed char1 个字节-128 到 127int4 个字节-2147483648 到 2147483647原创 2018-05-28 10:52:59 · 446 阅读 · 0 评论 -
verilog 读写bmp
module hist_eq_tb();parameter CLK_PERIOD = 5;reg rst =1;reg clk =0;reg[15:0] cnt;reg wr_en;reg[7:0] wr_data;integer fileId, i, cc,gwm_file;reg [7:0] bmp_data [0:2000000];reg [7:0] bmp_dat...原创 2018-05-23 16:09:13 · 1945 阅读 · 0 评论 -
ram verilog
/*** This example shows the use of the Vivado ram_style attribute**** Acceptable values are:** block : Instructs the tool to infer RAMB type components.** distributed : Instructs the tool to infer LUT...原创 2018-06-01 17:17:34 · 2067 阅读 · 0 评论 -
VIVADO 之 TCL脚本工具 (基本语法)
TCL脚本语言注:TCL在VIVADO中的具体使用将写在VIVADO 之 TCL脚本工具 [下]中,本文只有TCL语法Tcl(Tool Command Language)是一种很通用的脚本语言,它几乎在所有的平台上都可以解释运行,而且VIVADO也提供了TCL命令行。最近发现TCL脚本貌似比GUI下操作VIVADO效率高一些,方便一些。而且最近跟着官网文档做SDSOC的flatfor...转载 2018-09-10 15:02:37 · 7651 阅读 · 0 评论