xilinx
文章平均质量分 74
ReStart_11
这个作者很懒,什么都没留下…
展开
-
Vivado 打开之前保存的仿真波形文件
涉及到的文件1. 波形数据库文件(.WDB) 其中包含所有的仿真数据。行为仿真完,工具会自动保存在.sim\sim_1、behav\xsim 文件夹 下,文件名为“xxx_behav.wdb” 需要注意的是,一次仿真对应一个.WDB文件,每次仿真都会自动覆盖掉前一次的.WDB文件, 因为.WDB文件自动保存的名称是一样的。如果想保存多次仿真的.WDB文件,在仿真完成后 到xsim文件目录下将.WDB文件重命名,这样下一次仿真就不...原创 2021-09-28 10:16:26 · 12370 阅读 · 3 评论 -
详解vivado网表文件DCP文件的封装生成、使用与注意事项
本文转自:https://blog.csdn.net/u014586651/article/details/110653530详解vivado网表文件DCP文件的封装生成、使用与注意事项风中月隐2020-12-04 16:12:37107已收藏1分类专栏:FPGA文章标签:vivadodcp文件FPGA网表文件版权目录1 概述 2 DCP文件简介 3 DCP文件的封装生成 4 DCP文件的调用 5 DCP文件生成的注意事项1 概述...转载 2020-12-16 17:25:03 · 7691 阅读 · 0 评论 -
variable ‘next_state‘ is driven by invalid combination of procedural drivers
仿真状态机报错:按照提示的意思像是多重赋值?但是代码中找不到有多重赋值的地方,最后发现是阻塞(=)和非阻塞(<=)赋值的原因。错误代码:纠正:把“=” 改为“<=”原创 2020-10-27 16:18:25 · 1308 阅读 · 0 评论 -
xilinx 时钟切换
1、BUFGMUX_CTRL :等到当前时钟出现下降沿(下降沿出现前还是按照当前时钟输出,出现后一直保持Low),接着等到待切换时钟也出现下降沿后 切换输出。2、BUFGMUX_SYNC:(在时钟下降沿同步输出)等待当前时钟I0置Low(然后输出也保持0),接着等待I1出现下降沿后,输出切换到I1(在I1 下降沿时就已经切换输出了)3、BUFGMUX_1_SYNC: (条件和上面相反,而且是在时钟上升沿同步输出)等待当前时钟I0置High(然后输出也保持High),接着等待I1出现上原创 2020-10-13 15:50:49 · 1414 阅读 · 2 评论 -
ZCU106 run error :Error while launching program: AXI AP transaction error, DAP status f0000021
Error while launching program: AXI AP transaction error, DAP status f0000021 :原因:内存配置参数与实际内存条不匹配。FAE反馈新版开发板更换了内存条,但是demo和默认的DDR配置都是按照老版本的。解决方法:1、更换内存条为:2、参照内存条参数配置;...原创 2020-04-17 09:23:01 · 2351 阅读 · 1 评论 -
petalinux 配置失败 :ERROR: Failed to menu config project component
Ubuntu18.04.2 +petalinux 2019.2创建工程OK ,但是get-hw时失败如下:网上搜到的解决方法:https://blog.csdn.net/xiao_yao_ke/article/details/82353731非常感谢网友@oFFCo万万没想到居然是ubuntu 界面没放大全屏的原因!...原创 2020-03-29 21:10:44 · 2648 阅读 · 5 评论 -
vivado 2019.2 Cannot identify default part
在win10 下安装vitis 开发软件,vivado 2019.2 编译出现如下错误:安装字面意思理解应该是缺少对应的器件,但是检查安装列表工程中所选的器件库已经安装成功,license 也OK。而且 重装了几次都一样的问题,但是vivado2019.1 、vivado 2018.2 (其他版本没试) 安装一样的器件库,同一个license ,创建一样的工程都OK。后面发现把全部...原创 2020-03-29 19:30:35 · 1399 阅读 · 0 评论 -
ubuntu18.4.2安装petalinux2019.2
安装Petalinux(参考ug1144)1.安装依赖工具:sudo apt-get -y install tofrodos iproute2:i386 gawk make net-tools libncurse5-dev tftpd zlib1g:i386 libssl-dev flex bison libselinux1 gnupg wget diffstat chrpath soca...原创 2020-03-16 16:12:45 · 1736 阅读 · 1 评论 -
vivado bug
vivado 2019.1 :1、MIPI RXsubsystem 手册说MPSOC -2 支持2500Mb/s ,但是vivado IP GUI配置界面只能选1500Mb/s 以下的速率。2、进行DRC 设计规则检测时,提示MIPI RX IP内部有没驱动的信号,但是追踪到IP底层代码是有赋值的。NDRV-1#1 ErrorDriverless Nets Undriv...原创 2020-01-16 16:54:28 · 3026 阅读 · 0 评论 -
xilinx 内部IO延时导入Allego
本文转自:http://blog.chinaunix.net/uid-25737580-id-5753248.htmlZYNQ 片内pin Delay导入Allegro分类:LINUX2016-10-12 20:43:28最近设计一款产品的时候,需要用到zynq7015,在参考picozed的设计的时候,他们的原理图中有这样一句话,如下图所示明确说DDR设计的时候需...转载 2020-01-06 20:46:09 · 1663 阅读 · 1 评论 -
ZCU104 Board Interface Test
1、官网下载rdf0452-zcu104-bit-c-2018-22、下载安装UART 驱动;https://www.ftdichip.com/Drivers/VCP.htm3、windows +R --> cmd解决方法:1、查看串口属性:2、修改set_ports.bat改为:重新跑即可...原创 2019-11-28 18:00:54 · 1262 阅读 · 0 评论 -
Block Design AXI BRAM Error
1、现象:在Block Design 中添加AXI BRAM ,如图:点击validate design 后,提示如下报错:ERROR: [axi_bram_cntlr-1] Port-A interface property <CONFIG.READ_WRITE_MODE> is not defined.ERROR: [Common 17-39] 'send_m...原创 2019-06-03 20:24:17 · 2795 阅读 · 1 评论 -
无法触发vivado debug ila
1、更新硬件,重新编译,导出bit,更新SDK 编译后运行run configuration调试,在vivado 中无法执行触发波形:2、解决方法:删除SDK 文件夹,重新创建...原创 2019-07-25 19:46:43 · 2349 阅读 · 0 评论 -
Zynq-7000 DDRC Address Map
原创 2019-07-27 11:24:34 · 763 阅读 · 0 评论 -
Petalinux 使用
1、petalinux 工具下载:https://www.xilinx.com/support/download/index.html/content/xilinx/en/downloadNav/embedded-design-tools/2018-1.html2、安装环境要求:(注意:petalinux 版本必须与vivado版本一致)3、设计流程:4、最小组件要求:...原创 2019-05-05 09:38:21 · 1015 阅读 · 0 评论 -
ZYNQ-7000私有定时器中断
转自:https://blog.csdn.net/RZJMPB/article/details/50812579本片文章将在ZYNQ的纯PS里实现私有定时器中断。每个一秒中断一次,在中断函数里计数加1,通过串口打印输出。*本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本:Vivado 2015.2 Xilinx SDK 2015.2*中断原理中断...转载 2018-09-20 17:59:24 · 863 阅读 · 0 评论 -
zynq中一个中断程序分析
zynq中一个中断程序分析转自:https://blog.csdn.net/husipeng86/article/details/52206439本文通过分析一个中断例程来了解zynq中断执行过程基础知识ARM体系架构的处理器中通常将低地址32字节作为中断向量表,当中断产生时会执行以下操作:保存处理器当前状态,设置中断屏蔽位和各条件标志位 设置当前程序状态寄存器CPSR中...转载 2018-09-14 16:16:53 · 2353 阅读 · 0 评论 -
VIVADO 之 TCL脚本工具 (基本语法)
TCL脚本语言注:TCL在VIVADO中的具体使用将写在VIVADO 之 TCL脚本工具 [下]中,本文只有TCL语法Tcl(Tool Command Language)是一种很通用的脚本语言,它几乎在所有的平台上都可以解释运行,而且VIVADO也提供了TCL命令行。最近发现TCL脚本貌似比GUI下操作VIVADO效率高一些,方便一些。而且最近跟着官网文档做SDSOC的flatfor...转载 2018-09-10 15:02:37 · 7650 阅读 · 0 评论 -
[转]基于AXI VDMA的图像采集系统
本文来自:http://blog.csdn.net/qq_36373500/article/details/70230663本课程将对Xilinx提供的一款IP核——AXI VDMA(Video Direct Memory Access) 进行详细讲解,为后续的学习和开发做好准备。内容安排如下:首先分析为什么要使用VDMA、VDMA的作用;然后详细介绍VDMA的特点、寄存器作空转载 2017-11-23 09:07:06 · 2832 阅读 · 0 评论 -
[Opt 31-67] Problem
使用自定义IP(axi4接口) 运行时一直报这个错误:[Opt 31-67] Problem: A LUT2cell in the design is missing a connection on input pin I0, which is used by the LUT equation. 原因:上游IP或模块的输出没有驱动导致。(或者:输出信号定义错误,或少定原创 2017-11-20 11:15:32 · 7303 阅读 · 2 评论 -
FIFO 位宽转换
使用Xilinx FIFO进行位宽转换需要注意的问题:1、高位宽转换为低位宽:高位先输出,例:32bit转为8bit :wr_data = 0x01020304输出顺序为:rd_data0 =0x01,rd_data1 =0x02,rd_data2 =0x03,rd_data3 =0x04;2、低位宽转高位宽:先进的在高位,例:8bit转32原创 2017-11-20 10:55:25 · 10813 阅读 · 2 评论 -
ise map出错Xst - In FctTreeToLPTerm (Id is neither OUT nor IN nor LOCAL).
ise map出错:Xst - In FctTreeToLPTerm (Id is neither OUT nor IN nor LOCAL).解决办法:修改map属性中的Global Optimization 策略:由原来的speed 改为off。原创 2017-07-10 10:36:18 · 567 阅读 · 0 评论 -
Xilinx JTAG下载器 连接不上,灯不亮
1、Xilinx JTAG下载器 连接不上,灯不亮 安装不同版本vivado 冲突所致,重装vivado 后OK。原创 2018-11-22 09:23:45 · 7711 阅读 · 0 评论 -
Xilinx IO延时
Vivado -->File --> Export -->Export I/O Port --> .CSV文件原创 2019-04-19 16:13:08 · 1054 阅读 · 0 评论 -
不同环境下移植vivado 工程报错
1、在win7 vivado2016.4 下编译好的工程,拷贝到win0 Vivado2016.4 环境下重新编译有时候会一直死在Imp阶段,即使编译通过在导出bit 文件阶段也会出现如下报错: 参考网上的方法:set PROJECT_NAME "my_project"set TOPLEVEL_NAME "toplevel" write_hwdef -force ...原创 2019-01-10 10:06:41 · 1339 阅读 · 0 评论 -
Error while running ps7_init method. No Elf file associate
使用vivado 2016.4 SDK GDB在run时出现如下报错: 在xilinx 官网下载xmdterm.tcl 文件:下载链接 https://www.xilinx.com/support/answers/68503.html然后用下载的文件替换安装目录 C:\Xilinx\SDK\2016.4\scripts\xmd 下的文件xmdterm.tcl再重启SD...原创 2019-01-25 15:53:11 · 664 阅读 · 2 评论 -
pow 没有定义
提示math.h中pow 和sqirf没有定义原创 2019-01-25 15:24:59 · 1930 阅读 · 0 评论 -
SDK JTAG无法下载
1、如图,上下电,拔插USB接口还是一样无法下载,换一台电脑也一样,最后掉电把下载器接口板和线全部拔掉重新插后OK。2、win10 下电脑同时安装vivado2016.4 和vivado2018.2 会存在冲突,如果使用vivado2016.4 SDK 后,再用2018.2 SDK 会导致下链接不上或无法识别,下载不了,甚至连下载器的灯都不亮。设备管理器中驱动显示为:xili...原创 2019-01-17 19:49:54 · 1372 阅读 · 0 评论 -
使用SDK 时出现 No Elf file associated with target报错
在vivado2016.4 SDK中使用DEBUG 调试器运行时出现以下报错: 解决方法: 1、从以下网址https://www.xilinx.com/support/answers/68503.html下载 xmdterm.tcl 替换掉安装目录下的相同文件 <SDK_installation_directory>/SDK/2016.4/scripts/x...原创 2018-12-30 15:50:19 · 491 阅读 · 0 评论 -
vivado SDK :Plu-in org.eclipse.cdt.ui was unable to load class org.eclipse.cdt.internal.ui.editor.CE
启动VIVADO SDK 后出现如下错误: 解决方法:闭关回到vivado 重新导出,再启动sdk原创 2018-12-19 08:39:24 · 5045 阅读 · 5 评论 -
IP创建选择PIN属性模板
1、如图:2、选择管脚属性模板:3、输入管脚名:4、与模板属性进行映射:原创 2018-11-26 15:52:37 · 369 阅读 · 0 评论 -
从ISE 无法启动modelsim
从ISE 无法启动modelsim原创 2016-12-06 10:53:15 · 6528 阅读 · 5 评论