UVM：2.3 为验证平台加入各个组件->2.3.5 加入reference model

最新推荐文章于 2024-05-31 10:35:29 发布

tingtang13

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分类专栏： UVM

本文链接：https://blog.csdn.net/tingtang13/article/details/46412221

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1.reference model完成和DUT相同的功能：

`ifndef MY_MODEL__SV
`define MY_MODEL__SV

class my_model extends uvm_component;
   
   uvm_blocking_get_port #(my_transaction)  port;
   uvm_analysis_port #(my_transaction)  ap;

   extern function new(string name, uvm_component parent);
   extern function void build_phase(uvm_phase phase);
   extern virtual  task main_phase(uvm_phase phase);

   `uvm_component_utils(my_model)
endclass 

function my_model::new(string name, uvm_component parent);
   super.new(name, parent);
endfunction 

function void my_model::build_phase(uvm_phase phase);
   super.build_phase(phase);
   port = new("port", this);
   ap = new("ap", this);
endfunction

task my_model::main_phase(uvm_phase phase);
   my_transaction tr;
   my_transaction new_tr;
   super.main_phase(phase);
   while(1) begin
      port.get(tr);
      new_tr = new("new_tr");
      new_tr.my_copy(tr);
      `uvm_info("my_model", "get one transaction, copy and print it:", UVM_LOW)
      new_tr.my_print();
      ap.write(new_tr);
   end
endtask
`endif

1）line 6：从前级monitor 得到transaction 的接口。

2）line 7：发送给后级scoreboard 的接口。

3）new只是my_model 本身。里面的两个 port 实在build_phase 中做的。

4）line 27，tr只是声明了句柄，并没有new 占用内存空间，line 31只是把monitor得到的tr（占内存）的地址赋给model 这个句柄。（猜的，应该是这样。get只不过得到个指针）