陷阱之有符号与无符号

请看下面这段代码:

#include <stdio.h>
#include<string.h>
int main(int argc, char **argv)
{
    char a[1000];
    int i;
    for(i = 0;i < 1000;i++)
    {
        a[i] = -1 - i;
    }
    printf("%c\n",a[190]);    1
    printf("%c\n",a[254]);   2
    printf("%c\n",1);         3
    printf("%d\n",strlen(a));
    printf("%d\n",i);
    printf("%d\n",a[i]);

    return 0;
}

打印值:
255
1000
-24
对于这个结果大家一定很困惑吧,可能只有中间一个结果大家还能接受。
这里主要用到了补码的知识。
首先为什么第一个值是255呢?
首先a[0]的值是-1,关键就是-1在内存中是如何存储的呢?我们知道在计算机中,数值一律用补码来表示,主要原因是使用补码,可以将符号位和其他位统一处理;同时,减法也可按照加法来处理。另外,两个补码表示的数相加时,如果高位有进位,则进位被舍弃。
补码的规则:
正数的补码与其原码一致,负数的补码符号位(最高位)为1,其余位为该数绝对值的原码按位取反,然后再加1。
按照补码的规则,可以知道-1的补码是0xff,-2的补码是0xfe……当i的值为127时,a[127]的值是-128,而-128是char类型数据能表示的最小的负数。当i继续增加,a[128]的值肯定不能是-129。因为这时候发生了溢出,-129需要9位才能存储下来,而char类型数据只有8位,所以最高位被舍弃。剩下的8位是9位补码的低8位的值,即0x7f。当i继续增加到255的时候,-256的补码的低8位为0。所以从a[0]到a[254]的值都不为0,而a[255]刚好为字符0(即\0),所以strlen的长度是从a[0]到a[254],结果为255。
而最后那个a[i](i = 1000)只是一个随机值。

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### 回答1: 在Verilog和SystemVerilog编程过程中可能会遇到一些陷阱,这些地方容易出现错误。以下列出了一些常见的陷阱: 1. 信号复制错误:在Verilog中,信号复制不像高级编程语言那样是即时执行的,而是在一个时钟周期之后才生效。因此,如果使用非阻塞赋值语句来复制信号,请注意时序问题。 2. 整数溢出:在Verilog和SystemVerilog中,当使用有符号整数进行计算时,可能会发生溢出,导致结果不正确。要避免这种情况,可以在计算之前使用更长的数据类型,例如使用reg类型而不是wire类型。 3. 未初始化信号:在Verilog中,如果没有明确地对信号进行初始化,则它们的值在模拟开始时是未定义的。为了避免这个问题,最好在声明时给信号一个初始值。 4. 阻塞与非阻塞赋值混用:在Verilog中,阻塞赋值和非阻塞赋值语句有不同的用途。如果在同一个always块中混用这两种赋值,可能会导致不可预测的结果。要避免这个问题,应该明确地选择一种赋值语句并遵循一致的风格。 5. 指针使用错误:在SystemVerilog中,可以使用指针进行灵活的操作,但如果不小心使用指针,可能会导致内存访问错误或野指针问题。在使用指针时,应该非常小心,并确保正确地初始化和使用它们。 总之,编写Verilog和SystemVerilog代码时要小心陷阱。遵守良好的编码习惯,测试和调试代码,并始终注意时序和数据类型的问题,可以帮助避免这些陷阱并提高代码的质量和可靠性。 ### 回答2: Verilog与SystemVerilog编程中存在一些陷阱需要注意,以下是其中一些重要的陷阱。 1. 时序问题:在Verilog和SystemVerilog中,时序问题是最常见的陷阱之一。例如,在组合逻辑中使用非阻塞赋值语句,可能导致意外的结果。为了避免这个问题,应该在时序逻辑中使用阻塞赋值语句。 2. 驱动问题:在编写测试台的时候,很容易忘记将信号驱动。这可能导致意想不到的行为或仿真故障。在编写测试台时,一定要确保所有需要的信号都被正确地驱动。 3. 模块连接问题:在多个模块连接时,很容易出现信号名称不匹配或连接错误的问题。仔细检查代码中的模块实例化和连接,确保每个信号都正确连接到设计层次结构。 4. 未初始化问题:未初始化的信号可能会导致意外的行为。在Verilog和SystemVerilog中,所有的变量都应该被明确地初始化。否则,在仿真或实际硬件运行时,这些变量的值可能不确定。 5. 语法错误:编写Verilog和SystemVerilog代码时,很容易出现语法错误。这些错误可能会导致编译错误或仿真失败。为了避免这种陷阱,建议使用合适的开发工具,并仔细检查自己的代码。 总而言之,编写Verilog和SystemVerilog代码时需要小心。时序问题、驱动问题、模块连接问题、未初始化问题和语法错误都是常见的陷阱。通过小心检查和测试,可以避免这些陷阱并编写高质量的硬件描述代码。 ### 回答3: Verilog与SystemVerilog是硬件描述语言,用于设计和模拟数字电路。虽然它们在硬件设计和验证领域被广泛使用,但初学者可能会遇到一些编程陷阱。 首先,一个常见的陷阱是信号延迟。在Verilog和SystemVerilog中,信号并不是立即改变的,而是存在一个延迟。如果在设计中没有正确设置延迟,可能导致意外的行为。因此,在编写代码时必须小心处理信号延迟。 另一个陷阱是异步复位。在硬件设计中,异步复位是一种重要的机制,可以使电路在系统重启时达到预期状态。然而,如果复位信号没有被正确同步,可能会导致不可预测的结果。因此,需要确保异步复位被正确地同步和处理。 此外,多进程的并发执行可能会导致竞争条件。在多个进程同时访问共享资源时,必须小心处理互斥访问和同步操作。否则,可能会出现歧义性的行为,导致设计不正确。 最后,设计层次和模块之间的接口也可能成为陷阱。在设计复杂的系统时,模块之间的接口协议是至关重要的。如果接口定义不清晰或不一致,可能会导致互操作性问题。因此,在设计过程中,需要仔细定义并严格遵守接口协议。 总之,Verilog与SystemVerilog编程陷阱包括信号延迟、异步复位、竞争条件和接口设计。对于初学者来说,了解和避免这些陷阱是非常重要的,以确保设计和验证的准确性和可靠性。

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