倍频的概念

    人耳听音的频率范围为20Hz到20KHz,在声音信号频谱分析一般不需要对每个频率成分进行具体分析。为了方便起见,人们把20Hz到20KHz的声频范围分为几个段落,每个频带成为一个频程。频程的划分采用恒定带宽比,即保持频带的上、下限之比为一常数。实验证明,当声音的声压级不变而频率提高一倍时,听起来音调也提高一倍。

一、等宽频程

    等宽频程即每个频带的上限频率减去下限频率为一个常数。采用等宽频程导致需要测量的频带数量非常多,不利于实际应用。

二、倍频程

    倍频程即每个频带的上限频率除以下限频率为2。n倍频程即每个频带的上限频率除以下限频率为2^{n}

    如1倍频(\bg_white 2^{1})常用的中心频率为:

    31.5 63 125 250 500 1000 2000 4000 8000 16000Hz

    1/3倍频(2^{1/3})常用的中心频率为:

    40 50 63 80 100 125 160 200 250 320 400 630 800 1000 1250 1600 2000 2500 3200 4000 6300 8000 10000 12500 16000Hz

三、倍频程与八度音

    钢琴中的中音C到下一个音阶(高八度)的C,频率刚好增加一倍,成为一个八音度。

    一倍频程为为八音度,1/3倍频程为1/3八音度。

    

实现倍频的方法有很多,这里提供一种基于Verilog的实现方法。 首先需要明确倍频概念,即将时钟信号的频率从f1倍增为f2,其中f2是f1的整数倍。实现倍频的关键在于设计一个能够实现倍频的电路,这个电路需要对时钟信号进行处理,使其频率变为f2。 具体实现过程如下: 1.定义输入和输出端口,包括时钟信号输入端口clk_in和倍频后的时钟信号输出端口clk_out。 2.设计一个计数器,用于计数时钟周期数。计数器的位数应该能够容纳f2/f1的整数倍,比如说如果f1=50MHz,f2=200MHz,则计数器的位数应该至少为2,因为200MHz是50MHz的4倍。 3.在计数器中增加一个使计数器清零的逻辑,当计数器计数到f2/f1时,清零计数器并输出一个高电平的脉冲信号。 4.将脉冲信号与clk_in进行逻辑与运算,得到倍频后的时钟信号clk_out。 5.将设计好的电路编写成Verilog代码实现。 以下是一个简单的Verilog代码实现: ``` module clk_multiplier( input wire clk_in, output wire clk_out ); parameter COUNT_WIDTH = 2; parameter DIV_FACTOR = 4; reg [COUNT_WIDTH-1:0] count; always @(posedge clk_in) begin if (count == DIV_FACTOR-1) begin count <= 0; clk_out <= ~clk_out; end else begin count <= count + 1; end end endmodule ``` 该代码实现了一个简单的时钟倍频电路,计数器的位数为2,倍频因子为4,即将50MHz的时钟信号倍频为200MHz的时钟信号。可以根据需要修改计数器的位数和倍频因子,以实现不同的倍频要求。
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