verilog HDL
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一枝春美食
这个作者很懒,什么都没留下…
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动态延迟模块的verilog编写
在FPGA项目中遇到一个问题,大体是要实现不同数据的动态延迟,而且要实现流水作业。如下为示意图:为此思考了方案一--------------------------------------------------------------------------------------------------------------------------------原创 2015-01-16 22:30:49 · 3045 阅读 · 0 评论 -
关于NIOS中Avalon总线的问题分析
Avalon原创 2014-10-29 10:41:16 · 2734 阅读 · 0 评论 -
关于同步RAM和异步RAM的研究
这里简单认为同步RAM的读写在时钟原创 2014-10-21 22:11:16 · 6695 阅读 · 3 评论 -
FPGA中各种分频的verilog 编写
分频原创 2014-11-14 10:34:49 · 1713 阅读 · 0 评论 -
数据结构之FIFO的一些问题
FIFO原创 2014-10-30 15:46:09 · 1299 阅读 · 0 评论 -
关于模块复用和Resource Sharing 的思想(在FPGA中)
山市原创 2014-10-22 17:15:31 · 2847 阅读 · 0 评论 -
modelsim_alter 中 testbanch 需要注意的问题
主要 是在 modelsim中 遇到的问题原创 2014-09-17 10:18:48 · 1161 阅读 · 0 评论 -
关于利用verilog 编写ssram的读写时序时遇到的问题
此次使用的 ssram为原创 2014-09-16 21:30:39 · 2045 阅读 · 0 评论