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原创 UVM中uvm_config_db与set_config_int混用的问题

验证时,在sim command中使用+uvm_set_config_int命令配置环境参数是一种很常用的方法。但是在使用uvm_set_congfig_int时,不能使用uvm_config_db#(int)::get()来获得参数,必须使用get_config_int()函数或uvm_config_int::get()来获得参数。<sim command> +uvm_set_config_int = <comp>,<field>,<value>//

2021-08-04 14:44:10 1723

原创 System Verilog的抽象类(abstract class)和纯虚方法(pure virtual )

在验证工作中,我们期望搭建的验证环境能高度重用,并且易于扩展。抽象类和纯虚方法就使我们可以搭建一个通用的验证环境模板,并基于该模板扩展为期望的验证环境。

2021-04-01 22:23:28 2391

原创 System Verilog中的automatic

本文展现了module,task和变量为automatic和非automatic时的仿真结果,用于分析automatic的功能与作用范围。

2021-03-30 22:58:21 7681

原创 System Verilog中的randcase与randsequence

System Verilog中的randcase与randsequence1、Randcase2、Randsequence1、Randcaserandcase语法会随机选择case的一条分支执行,我们也可以给每个分支指定不同的权重(权重必须为非负整数),改变每条分支的执行概率,一天分支的概率为该分支的权重值除以所有分支的权重值之和。randcase 4:x=1;//1的概率为50%,4/(4+1+3) 1:x=2;//2的概率为12.5%,1/(4+1+3) 3:x=3;//3的概率为37.5%

2021-03-09 23:03:53 5313

原创 System Verilog的内嵌约束和指定参数随机

System Verilog的内嵌约束和指定参数随机1、内嵌约束randomize() with{}2、randomize()指定参数随机

2021-03-06 22:44:02 2808 1

原创 System Verilog约束块(constrain block)控制和随机变量的随机属性控制

在system verilog中提供了constrian_mode()函数来打开或关闭约束,同时也提供了随机变量的控制函数rand_mode()来控制变量的随机性,当随机变量的随机属性被关闭时,它就不在是一个随机变量,randomize()函数不会对其赋。

2021-03-02 23:05:15 1697

原创 System Verilog的约束constraint

约束编程是system verilog中一个很强大的编程方法,它让我们创建的对象可以很轻松扩展功能或约束对象实现指定的功能

2021-03-01 23:37:38 11495 4

原创 System verilog的randomize()、pre_randomize()和post_randomize()函数

1、randomize()函数randomize()函数是system verilong内置的随机虚函数,定义如下: virtual function int randomize();randomize()函数对代码中的rand和randc属性的变量做随机初始化,randomize()函数执行成功,返回值为1,执行失败,返回值为0。class Simplesum; rand bit[7:0] x,y,z; constrain c {z==x+y;};endclassmodule Test;

2021-02-23 21:23:07 12701

原创 System Verilog中rand和randc

System Verilog中rand和randc1、rand与randca、randb、randcc、randc注意2、randc应用:产生具有唯一元素的数组a、rand产生具有唯一元素的数组,使用foreachb、使用randc产生唯一元素数组1、rand与randca、randrand修饰符:rand修饰的变量,每次随机时,都在取值范围内随机取一个值,每个值被随机到的概率是一样的,就想掷骰子一样。rand bit[7:0] yy的取值范围为0~255,每次随机时,都在此范围取值,每个值被取

2021-02-18 11:35:47 15300 3

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