DC综合网表不带SDF仿真时，某DFF D端和Q端同时变化，导致仿真结果错误

原创 已于 2025-01-16 17:14:30 修改 · 479 阅读 · 1 ·
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#verilog

于 2025-01-16 10:45:09 首次发布

DC综合网表不带SDF仿真时，某DFF D端和Q端同时变化，导致仿真结果错误；解决方案如下：

1、VCS

编译时加选项： -add_seq_delay 0.1ns来添加延时

2、NC

添加选项：-seq_udp_delay 1

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后仿Zero Dealy环境中对于clk gating单元的处理
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后端工具在综合实现过程总会自动插入clk_gating单元，这些clk_gating就会使得原本直接使用端口clk的寄存器单元实际使用的是经过一些门控单元的时钟，如果一个寄存器的D端信号来自于端口clk时钟域，而自身的clk又是来自经过门控单元的clk，就会存在delt cycle的问题，即D端实际是应该晚于clk上升沿的，但在ZD情况下，由于不存在门延迟，但是仿真工具会根据信号经过的门逻辑去判断各个信号间的先后关系，导致出现D端信号早于clk上升沿有效，进而导致Q端输出早一拍有效，最终导致逻辑功能异常。
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在项目搭建和调试后仿环境时做了很多工作，因此希望总结一下使用VCS做芯片后仿的步骤和遇到的一些主要问题。芯片后仿真又可分为PR前仿真（综合后）和PR后仿真（布局布线后），本文记录Pre-PR仿真的部分。
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[DV]Debug simulation hang的一些技巧
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cadence关于延迟的命令
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DC综合及仿真验证和DFT测试
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综合技术是提高设计产能的一个很重要的技术，没有综合技术的发展就不可能用HDL实现电路的设计，因为HDL开始是用来供电路仿真建模使用的，到了后来才把其中一部分子集作为可综合的语言，也就是RTL CODE。很多人入门都用HDL做设计，就以为HDL就只是用来做设计的，没有看到HDL最初始的一面，所以在验证时，就无法用好HDL另外一部分强大的功能。有时间还是可以看看Writin...
怎么抽取spef和产生sdf文件的
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4. 如何解决SPEF与网表不匹配导致的RC反标失败问题？ 5. 动态仿真中使用SDF反标时常见的时序不收敛问题如何调试？ > 流程总结：物理版图（GDSII）→ 寄生参数提取（SPEF）→ 时序计算（STA工具）→ 延时反标（SDF...
1、Digital circuits are made from large assemblies of logic gates, which gate cell is the most simple one（5 分） AINV BNAND CNOR DDFF 2、以下逻辑功能符号错误的是（5 分） A与：& B或：| C非：^ D异或：^ 3、关于后端数字设计流程的描述错误的是（5 分） APhysical Verification主要包含DRC、LVS检查等 BPost-layout Verification是用Place&Route产生的网表做晶体管级仿真 CSTA Timing是对布局布线后的结果做时序分析 DPlace&Route 是对综合后的门级网表做布局布线的进一步处理 4、关于前端数字设计流程迭代过程的描述错误的是（5 分） A如果RTL Verification有错误，需要返回到RTL design并再次Verification B如果Logic Synthesis结果有violation，需要迭代几次Synthesis或者返回RTL Design C如果Gate-level Verification有错误，可能返回Logic Synthesis D如果Gate-level Verification有错误，不会返回到RTL Design 5、关于后端数字设计流程迭代过程的描述错误的是（5 分） A如果Place&Route结果有violation，可以尝试多次迭代 B如果STA Timing结果有violation，可以尝试多次迭代 C如果Post-layout Verification有错误，可能需要返回Place&Route D如果Place&Route结果无误，则进入STA Timing流程 6、以下硬件描述形式，是门级描述常用的方法的是（5 分） Aalways块 Bif条件语句 Cassign赋值语句 D模块例化 7、A classical verification testbench structure does not include（5 分） ADUT BStimulus CMonitors DScoreboard 8、Following testbench components will collect the simulation result except（5 分） AChecker BStimulus CMonitors DScoreboard 9、The description of testbench components are correct except（5 分） AMonitor: capture output/status BChecker: compare input with output and status to analysis whether DUT function pass CReference Model: golden models of some functional blocks for verification DScoreboard: store some key flags to control the stimulus 10、Following UVM components are under uvm_agent except（5 分） Auvm_monitor Buvm_driver Cuvm_cofig Duvm_sequencer 11、Following descriptions of NCsim commands are correct except（5 分） Ancverilog: Compiles the Verilog source files Bncvlog: Compiles the Verilog source files Cncelab: Elaborates the design and generates a simulation snapshot Dncsim: Simulates the snapshot 12、The input files of Logic Synthesis do not include（5 分） AVerilog file of RTL design BConstraint file CStandard delay file DTiming library file 13、Logic Synthesis flow does not include（5 分） ASetting Design Environment BSetting Design Constraint CCompile Design DSpecification 14、The wrong description of physical aware Synthesis is（5 分） ADCG has more physical library and layer, congestion related setting BDCG can more accurately consider the path median delay, and optimize the timing with more accurate path CDCG usually extracts physical constraint information from DEF files after ICC is floorplan DDCG use “dc_shell –dcg” to launch 15、The Place&Route includes following activities except（5 分） AFunctionality check BDesign Preparation CDesign Planning DPlacement 16、Following steps are included in Place&Route except（5 分） AClock Tree Synthesis BRoute CFormal equivalence check DChip Finishing 17、The input files of Static Timing Analysis do not include（5 分） ADesign data BGDS file CParasitic data file DTiming library file 18、Analysis modes of STA do not include（5 分） ASingle mode BBC_WC mode CPPA mode DOCV mode 19、The elements to construct different scenarios in MCMM do not include（5 分） ADifferent clock tree methods BPVT corners CDifferent functional modes with different constraint DParasitic views 20、The wrong description of post-layout verification is（5分） AUse post-layout netlist from APR tool as one of inputs BUse SDF file generated by STA tool to annotate timing delay info CCan use parasitic file SPEF for timing delay calculation DUse “–sdf” option to active SDF file in simulation
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可以在任何模块或文件中指定的模块上的指定信号上进行过滤。2禁用在celldefine编译器指令定义的所有模块中或在用-v或-y编译时选项指定的库中定义的所有模块中记录网络和寄存器的转换时间以及网络和寄存器的值，无论这些库中的模块是否在`celldefine编译器指令是否存在。-cm_hier ：在为行，条件，FSM或翻转覆盖率进行编译时，指定一个配置文件，该文件指定模块定义，源文件或模块实例及其子层次结构，您希望VCS从覆盖范围中排除它，或者将其作为为覆盖而编译的设计的唯一部分。
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