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个人简介:為天地立心,為生民立命,為往聖繼絕學,為萬世開太平。

  • 目前就职: 联发科技
  • 加入CSDN时间: 2012-03-27
博客简介:

元直的博客

博客描述:
不積跬步,無以至千里;不積小流,無以成江海。
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    2022年
  • 67篇
    2021年
  • 258篇
    2020年
  • 125篇
    2019年
成就勋章
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    133篇
  • 笔记
  • UVM
    76篇
  • 验证工程师养成笔记
    65篇
  • 一步一步搭建高质量UVM验证环境
    7篇
  • [UVM]寄存器模型详解以及在SoC驗證中的应用
    27篇
  • 数模混合电路设计与仿真
    15篇
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    25篇
  • Python學習分享
    16篇
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    26篇
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SystemVerilog Assertion语法总结及应用图例

发布资源 2022.04.13 ·
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[SV]SystemVerilog covergroup语法小结

SystemVerilog covergroup语法小结一、Covergroup定义与收集1. 1Covergroup定义与例化Covergroup是承载coverage的容器。 coverage只能收集integral Data types,对于real等类型的数据是不能收集的。1.2 Covergroup可以定义在何处Covergroup只能定义在package/class/module/program/checker/interface中。covergroup...
原创
发布博客 2022.03.22 ·
1016 阅读 ·
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[P4]P4如何把一个文件退回到旧版本

P4如何把一个文件退回到旧版本摘要:P4是常用的版本管理工具之一。在P4中,如果我们误传了一个版本,该怎么回退呢?一、专业做法加入误传的文件@CL:12345,那么需要执行如下2条命令:p4 undo @12345p4 submit以上2条命令会把@CL12345中的文件回退到之前的版本,即撤销此次上传。 如果只想回退@CL12345中的riscv_ptg_rtl.sv该怎么办?需要3步p4 undo @12345p4 submit riscv_ptg_rtl.sv
原创
发布博客 2022.03.15 ·
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[SoC]SoC中地址翻译的一个案例

SoC中地址翻译的一个案例 摘要:在一个die中,寄存器总线的地址空间是4GB,而multi-die的地址总线位宽是40bit,现在某个模块PSC内部AXI的地址范围是0x3000_0000 ~ 0x3FFF_FFFF,共256MB,此时就需要PSC内部有一个地址转换模块,把寄存器总线地址转换到PSC内部的AXI地址。...
原创
发布博客 2022.03.12 ·
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[Linux]Linux中自动切换项目账户

Linux中自动切换项目账户摘要:在Linux中,我们可能经常需要切换项目账户,需要用su命令,并输入密码,如果是要开多个Terminal的话,就需要多次输入,很麻烦。今天分享一个小脚本,一条命令搞定账户切换。一、脚本源码#!/usr/bin/expectspawn su - dv_60842expect "Input Passward:"send "123456\r"interact二、使用方法 假如上述脚本在lgsoc这个文件中,位于HOME目录...
原创
发布博客 2022.03.12 ·
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[VCS]VCS Debug option对仿真效率的影响

VCS Debug option对仿真效率的影响一、VCS Debug Option二、对仿真速度的影响
原创
发布博客 2022.02.12 ·
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CSDN年度报告来啦!

发布动态 2021.12.30

[SoC]bootcode与firmware验证

SoC验证中bootcode与firmware相关验证经验总结一、backdoor load memory1.1 将bootcode写入ROM 在Verilog语法中,可以使用系统函数$readmemh()将bootcode写入ROM:(1)$readmemb("<数据文件名>", <存储器名>);(2)$readmemb("<数据文件名>", <存储器名>, <起始地址>);(3)$readmemb("<数据文...
原创
发布博客 2021.12.28 ·
390 阅读 ·
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AXI3与AXI4区别及互联

AXI3与AXI4区别及互联------------------------------------------版权声明:本文作者:烓围玮未。主要从事ISP/MIPI/SOC/车规芯片设计首发于知乎专栏:芯片设计进阶之路同步微信公众号:芯片设计进阶之路(x_chip)转发无需授权,请保留这段声明。------------------------------------------在SOC各种总线中,AXI是最重要的总线,没有之一。不管是在工作中,还是在面试中,AXI协议是
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发布博客 2021.12.14 ·
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典型电路设计

Bit Twiddling HacksBy Sean Eron Andersonseander@cs.stanford.eduIndividually, thecode snippets here are in the public domain(unless otherwise noted) — feel free to use them however you please. The aggregate collection and descriptions are ©1997-2...
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发布博客 2021.12.07 ·
441 阅读 ·
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[SV]SystemVerilog中的随机方法

SystemVerilog中的随机方法一、基本知识 随机数发生器(RNG)对于对象和线程来说都是本地的,被一个对象或者线程使用的随机序列独立于其他的对象或者线程,这个特性被称之为随机稳定性。随机稳定性的基础是伪随机数发生器,一般来说,伪随机数由算法和种子决定,当算法固定时,通过控制种子就可以控制其产生的随机数序列。二、SV中的随机方法2.1 产生随机数的方法$random(),$urandom(),$urandom_range()$random(seed=0),其他...
原创
发布博客 2021.12.02 ·
564 阅读 ·
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IC验证面试常问题88道

IC验证面试常问题88道
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发布博客 2021.12.01 ·
2391 阅读 ·
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[UVM]uvm_resource详解

uvm_resource studyuvm_resource.svh引入了resource的概念,resource是一种参数化的容器,该容器可用来存放任意类型的数据(只要是SystemVerilog支持的数据类型都可以,例如列表、队列、向量、class handle、virtual interface等等)。resource可用于配置component、给sequence传递数据或者在测试平台各分立部件之间传递信息。  resource会以其name及type为标签(或称关键词、scope)存
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发布博客 2021.11.26 ·
221 阅读 ·
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[VCS]提高与 X 态相关的仿真和调试的效率

提高与 X 态相关的仿真和调试的效率Verilog 和 VHDL 通常用于对数字设计进行建模。设计人员使用 RTL 构造来描述硬件行为。但是,某些 RTL 仿真语义不足以准确模拟硬件行为。因此,与实际的硬件行为相比,仿真结果要么过于乐观,要么过于悲观。由于这些语义限制,Verilog 和 VHDL RTL 模拟器忽略了 X 值控制信号的不确定性,并分配了可预测的输出值。因此,RTL仿真通常无法检测到与缺乏X传播相关的设计问题。然而,这些相同的设计问题可以在门级仿真中检测到,并且通常必须运行许多栅
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发布博客 2021.11.26 ·
312 阅读 ·
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Habits are activities that we do without much thinking. I think there are no high-performing people but only consistent and quality habits. The power of tiny gains informs that every day you get better or you get worse, but the compounding impact between the two isn’t equal. If all you focused on was getting 1% better every day for a year, you’re going 37x better than you were when you started. Bad habits also will compound the problem. The plateau of talent potential reveals why it is so hard to inculcate good habits. We need to be clear that goals create clarity. But habits deliver the results. Winners and losers can both have goals. Achieving a goal is a momentary change. Goals are always at odds with the long-term progress. True behavior change is about changing our identity. # 1. Decide what type of a person we want to be # 2. Prove it to yourself with small wins every day.

发布动态 2021.11.07

[Python3]Python3定期清理日志

#! /usr/bin/python# -*- coding: utf-8 -*import osimport os.path, time, datetime logdir = "/data0/www/applogs" for parent, dirnames, filenames in os.walk(logdir): for filename in filenames: fullname = parent + "/" + filenam...
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发布博客 2021.11.01 ·
203 阅读 ·
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[Python3]Python中os模块的常用函数

Python中os模块的常用函数 --- Python3路径相关的函数及使用方法一、os模块常用方法1.1获取当前的工作目录#!/usr/bin/env python3import osimport sys# 打印当前目录print("当前工作目录 : %s" % os.getcwd())1.2返回指定文件夹包含的文件或文件夹的名字的列表#!/usr/bi...
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发布博客 2021.11.01 ·
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[Python3]Python解析Json文件的案例

Python解析Json文件的案例 摘要:什么是json?如何用Python解析json文件呢?本文将介绍一种方案。一、什么是jsonJSON 指的是 JavaScript 对象表示法(JavaScriptObjectNotation) JSON 是轻量级的文本数据交换格式 JSON 独立于语言:JSON 使用 Javascript语法来描述数据对象,但是 JSON 仍然独立于语言和平台。JSON 解析器和 JSON 库支持许多不同的编程语言。 目前非常多的动态(PH...
原创
发布博客 2021.10.27 ·
122 阅读 ·
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[DMA]AXI VIP中Memory的实现方法

AXI VIP中Memory的实现方法 摘要:在DMA验证过程中,需要对比read data与write data,但是araddr与awaddr未必是aligned address,那么我们怎么去对比DMA搬运的数据是否正确呢?为此我们需要造一个memory来存放数据,然后再对比DMA搬运的数据是否正确。一、用SystemVerilog实现Memory。 下面介绍一种用关联数组来模拟Memory的例子:class dma_scb extends uvm_s...
原创
发布博客 2021.10.26 ·
420 阅读 ·
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SystemC Functions argument passing

SystemC Functions argument passing 摘要:SystemC/C++ provides below means for passing arguments to functions,pass by value pass by reference一、pass by value In argument pass by value, argument passing mechanism works by copying each argu...
原创
发布博客 2021.10.24 ·
37 阅读 ·
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