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不積跬步,無以至千里;不積小流,無以成江海。

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原创 TCSH入门教程 --- tcsh从入门到精通

TCSH入门教程 简介:TCSH不同于其他的shell(例如bash),因为控制结构更符合程序设计语言的格式。例如TCSH的test条件的控制结构是表达式,而不是linux命令,得到的值是逻辑值true或false,TCSH的表达式与C语言中的表达式基本相同。一、TCSH变量、脚本、参数 用户可以在shell中定义变量、为变量赋值以及引用脚本参数。TCSH使用set、@、setenv...

2020-06-29 20:41:35 8353 3

转载 华为内部的关于IC验证的经验总结

华为内部的关于IC验证的经验总结 ----IC验证工程师的易筋经 有人认为我验证做得很牛,也有人认为我的验证早就丢下了;有人认为我发现了各个项目的不少问题,也有人认为我在CMM库的几百个问题单大部分属纯净水。...

2020-04-30 12:10:45 19997 7

原创 [Cshell]Cshell基本語法 --- 從入門到精通

如何向CShell ​Script傳遞參數? 如何将命令行的参数传给script呢? 可以这样: 键入script名, 后面跟任何你想要传递的参数. Cshell把script名后面的字符按照词(words)来划分后传递给一个叫做argv的变量数组, 叫做arguments list. 这样命令行的参数就作为words存储于argv中, 连同script名, 分别可以被引用为argv...

2019-03-09 11:21:25 31474 7

原创 [SV]Types, Operator, and Expressions

【代码】[SV]Types, Operator, and Expressions。

2024-05-14 17:12:11 759

原创 [SV]Modules, Controls, and Interfaces

【代码】[SV]Modules, Controls, and Interfaces。

2024-05-14 17:10:17 1053

原创 [SV]Class and Object-Oriented Programming

【代码】[SV]Class and Object-Oriented Programming。

2024-05-14 17:07:35 674

原创 [SystemVerilog]Simulation and Test Benches

每次网络/变量的值发生变化时,我们都会有一个更新事件,任何对该事件敏感的进程也需要进行评估,这就是所谓的评估事件。在每个 "时间戳 "上,模拟器需要首先计算更新事件,评估更新事件,并循环查看是否有更多的更新事件是由之前的更新事件触发的。请注意,put() 和 get() 都是阻塞的,也就是说,如果邮箱已满,put() 会阻塞当前进程,直到邮箱中出现空位,而 get() 则会阻塞,直到邮箱中出现一条消息。在解释测试环境之前,让我们先简单了解一下我们的 DUT,它是一个简单的乘法器,具有现成的有效接口。

2024-04-12 14:11:34 751

原创 [SystemVerilog]常见设计模式/实践

例如,由于只需要一个比特来测试状态变量,单次热编码允许更小的多路复用逻辑,而加里编码允许更低的开关功耗,因此有利于低功耗设计。由于存在这种差异,当我们在 SystemVerilog 中设计 Moore 和 Mealy 机器时,会看到时序和面积方面的不同: - 要描述相同的控制逻辑,Moore 机器的状态往往多于 Mealy 机器 - 与 Mealy 机器相比,Moore 机器的输出往往有一个额外的周期延迟。虽然有时使用宏可以节省时间,使代码更容易重复使用,但在重复代码段和宏的使用之间找到平衡点是很重要的。

2024-04-11 09:12:54 1182

转载 HBM3协议中文版

HBM3 DRAM器件通过可以分成很多完全独立通道的接口和主机die合封,通道间无需同步;HBM3期间使用大数据位宽接口的方案来实现对DRAM高速,低功耗的访问。每个通道保持64bit数据位宽,工作在DDR(双沿采样)模式。每个通道都有独立的命令和数据接口。通道间共用RESET_n, IEEE1500测试接口和电源信号。通道提供访问特定存储阵列的接口,通道A不能访问到其他通道的存储资源;每个通道提供了访问一系列DRAM bank的独立接口,详见通道寻址。

2024-02-05 16:19:50 432

原创 CAN总线接口–硬件

考虑BlueFi的40P扩展接口仅有3.3V供电电源,而且所有功能扩展接口的逻辑电平电压都采用3.3V,独立的CAN协议控制器MCP2515是一种宽工作电压的IC(允许2.7~5.5V), 我们可以使用BlueFi的40P扩展接口上的3.3V和GND为其供电,那么CAN总线收发器与CAN协议控制器之间的逻辑接口电压也必须采用3.3V的, 如果CAN总线收发器的工作电压也采用3.3V,意味着我们的CAN接口拓展板采用3.3V单工作电源,这样的设计更为简化。本质上,每个ECU就是一个车载的嵌入式系统。

2024-02-05 16:04:18 2152

原创 CAN总线接口–协议

除了仲裁域之外,CAN2.0B标准的控制域和数据域等仍保持与CAN2.0A标准一致,而且CAN2.0B标准的控制域仍预留2个固定为‘0’的保留位。在8.1节中我们仅以CAN2.0A标准的位流来了解CAN总线的竞争和仲裁,把位流中的RB1和RB0两个保留位解释的非常简单,保留位本来是没有特定意义的, 标准中要求这些位保持显性位‘0’,如果CAN2.0A标准的产品开发者随意处理这些保留位,譬如发送者将数据帧中的这些保留位按隐性位‘1’发送, 很显然在两种标准的CAN网络节点共享一个CAN网络时将会引起歧义。

2024-02-05 16:00:50 1186

原创 CAN总线简介

CAN总线是一种异步串行通讯低层网络。对照OSI模型,CAN总线规范仅包含物理层和数据链路层的标准。然而,构建在CAN总线之上的应用层协议(即OSI模型的高层协议)有多种, 譬如针对汽车控制领域和工业控制领域的CANopen协议、针对工业控制领域的DeviceNet协议、针对公交车和卡车控制领域的SAE J1939协议、针对轻型电动汽车领域的EnergyBus协议等。

2024-02-05 15:57:19 950

转载 以太网(Ethernet)协议学习

帧间隙( IFG,Interpacket Gap) :就是以太网相邻两帧之间的时间间隔,帧间隙的时间就是网络设备和组件在接收一帧之后,需要短暂的时间来恢复并为接收下一帧做准备的时间, IFG的最小值是96 bit time,即在媒介中发送96位原始数据所需要的时间,在不同媒介中IFG的最小值是不一样的。那为什么不所有传输都用更可靠的TCP协议呢,这就像卖手机,不可能都上最好的配置,毕竟有人不需要这么好的配置,我只需要打电话,一个骁龙835就够了,如果你叫我多花2000块,买一个865,那我没必要。

2024-02-05 12:03:18 483

原创 同步復位和異步復位二者各自的優缺點

同步復位和異步復位二者各自的優缺點一、同步復位:當時鐘上升沿檢測到復位信號,執行復位操作(有效的時鐘沿是前提)。always @ ( posedge clk );1.1 優點:a、有利於仿真器的仿真;b、可以使所設計的系統成爲 100% 的同步時序電路,有利於時序分析,而且可綜合出較高的 Fmax;c、由於只在時鐘有效電平到來時纔有效,所以可以濾除高於時鐘頻率的復位毛刺。1.2缺點:a、復位信號的有效時長必須大於時鐘週期,才能真正被系統識別並完成復位任務。同時還要考慮諸

2024-02-05 10:06:54 1180

原创 CXL 協定的功能與特性詳解

CXL (Compute Express Link) 是由電腦科技的行業巨頭組成的聯盟 — Compute Express Link Consortium(CXL Consortium)所開發和定義的,主要成員包括英特爾 (Intel)、超微半導體 (AMD)、三星(Samsung)、SK海力士 (SKHynix)、美光 (Micron)、戴爾 (Dell)、惠普企業 (Hewlett Packard Enterprise)、Microchip Technology…等。

2024-02-02 14:31:22 844

转载 [Verilog]分频器设计(奇偶分频、半整数分频、任意分频、任意占空比)

在许多电子设备中如电子钟、频率合成器等,需要各种不同频率的信号协同工作,常用的方法是以稳定度高的晶体振荡器为主振源,通过变换得到所需要的各种频率成分,分频器是一种主要变换手段。在计数周期达到分频系数中间数值 N/2 时进行时钟翻转,可保证分频后时钟的占空比为 50%。奇数分频如果不要求占空比为 50%,可按照下面任意整数分频和任意占空比的方法进行分频。如果奇数分频输出时钟的高低电平只差一个 cycle ,则可以利用源时钟双边沿特性并采用"与操作"或"或操作"的方式将分频时钟占空比调整到 50%。

2023-12-13 19:32:37 666

原创 [Verilog]用Verilog实现并串转换

并串转换的原理是:先将八位数据暂存于一个四位寄存器器中,然后左移输出到一位输出端口,这里通过load_valid信号指示并行数据输入。

2023-12-11 16:43:26 703

原创 [Verilog]用Verilog实现串并转换/并串转换

串转并就是将低3位信号和输入信号一起赋值。因为经过转换后,码元速率会将为原来四分之一,所以设置4分频时钟,将其输出。而并转串就是不断右移,取高位输出。利用计数器cnt 时钟计数,开始数据先给高位,每过一个时钟周期,数据便给低一位。,将串行的数据总数先表示出来,然后发送一位数据加一,后面的接收的这样标志:para_

2023-12-11 16:24:10 769

原创 [AMBA]深入理解AXI4系列

深入 AXI4 总线(一)握手机制 - 知乎 (zhihu.com)深入 AXI4 总线(二)架构 - 知乎 (zhihu.com)深入 AXI4 总线(三)传输事务结构 - 知乎 (zhihu.com)深入 AXI4 总线(四)传输事务属性(draft) - 知乎 (zhihu.com)深入 AXI4 总线(五A)单机多传输事务场景 - 知乎 (zhihu.com)深入 AXI4 总线(五B)多主机传输事务场景 - 知乎 (zhihu.com)深入 AXI4 总线(A)附录·术语表 - 知乎 (zhihu

2023-07-24 17:27:06 828

转载 [UVM]uvm_testbench_gen | 介绍一个UVM环境自动生成工具

摘要:介绍一个通过GUI方式自动生成UVM环境的工具,uvm_testbench_gen。工具来源于DVCon US 2022的一篇论文:Novel GUI Based UVM Test Bench Template Builder。工具源码开源在git。

2023-05-10 13:20:59 2097 1

转载 NOC总线架构拓扑介绍

CPU是怎样访问内存的?简单的答案是,CPU执行一条访存指令,把读写请求发往内存管理单元。内存管理单元进行虚实转换,把命令发往总线。总线把命令传递给内存控制器,内存控制器再次翻译地址,对相应内存颗粒进行存取。之后,读取的数据或者写入确认按照原路返回。再复杂些,当中插入多级缓存,在每一层缓存都未命中的情况下,访问才会最终达到内存颗粒。

2023-04-18 09:37:53 2733

原创 [Cshell]用sed替换包含单引号的字符串

在Linux中,经常用的替换命令非sed莫属,但是sed也有失灵的时候,比如SV中的address和data,例如:32'h1020_0180等等。此时要做替换的话该怎么办呢?下面介绍寄几种方法来实现sed替换包含单引号的字符串。

2023-04-14 20:47:44 1976

原创 [UVM]为什么不建议在body()中使用pre_body()和post_body

A:为实现pre_body()、post_body()的执行效果,可在sequence中新定义task:body_pre()和body_post(),并将其至于body()内。A:在uvm_test中,如果要将顶层的virtual sequence挂在到virtual sequencer上,则应该使用start()方法,而不应该是`uvm_do_on()的宏,原因就是uvm_test中无法使用`uvm_do()系列macro。

2023-04-04 21:31:55 1623

原创 [UVM]uvm_config_db和uvm_resource_db的区别

A:实际上,通过uvm_resource_db::set()设定的变量读取,默认遵循first-write-win的原则,因为内部存放的变量是通过队列的形式来实现的,在没有通过set_override()设定变量的情况下,在运行过程中对scope+name变量的第一次配置会优先读取。A:uvm_config_db可以通过静态方法set()和get()完成对某个层次中的变量的配置和读取,它遵循高层次的配置覆盖低层次的配置,同层次中后面的配置覆盖前面的配置,即parent&last-write-wins。

2023-04-04 16:29:10 962

原创 [SV]SystemVerilog线程之fork...join专题

A:对于有握手、仲裁需求的线程(比如sequence发送激励),不应该粗鲁的使用disable fork结束这些线程,而应该在县城内部,在其完成握手、仲裁之后的安全阶段结束线程,否则容易引起死锁(dead-lock)。A:后台线程不会结束,任何由fork开辟的线程(join、join_any、join_none),无论其外部任务(task)何时结束也无论fork何时跳转执行后面的程序,都不会将其开辟的线程自动结束。disable fork停止的是其所在进程或者方法中的fork触发的所有子线程,

2023-04-04 11:34:58 1011

原创 [SV]local和protected的区别

local和protected的区别

2023-04-03 19:05:10 1022

原创 [SV]SystemVerilog virtual method和method的区别

SystemVerilog中virtual method和method的区别

2023-04-03 16:09:30 323

原创 [TCSH]cshell脚本中等待VCS编译完成的方法

摘要:在SoC验证中,我们会根据编译的RTL的差异,创建多个build或者叫conf,但是由于每个用户能够提交的Job数量有限,有时候不得不串行执行,那么那脚本中怎么等待VCS编译完成呢。本文将给出一种实用的方法。

2023-03-21 17:51:34 451

原创 珠算口诀大全

算盘是中国人在使用算筹的基础上发明的,迄今为止已有2600多年的历史,随着算盘的使用,人们总结出许多计算口诀,使计算的速度更快了。这种用算盘计算的方法,叫珠算。本文将介绍常用的准算口诀。

2023-03-05 13:48:38 7271

原创 [VCS]Coverage Options Introduction

VCS仿真中,可以产生以下两类coverage:code coverage和function coverage,对于code coverage,在编译和仿真需要加额外参数。对于function coverage,编译和仿真不需要加额外参数,本文将详细介绍VCS coverage相关的option。

2023-01-31 09:25:34 1643

原创 [VCS]Condition coverage vs. branch coverage

条件覆盖测试是一种白盒测试,用于测试程序中所有条件表达式的所有可能结果。它也称为谓词覆盖。那么条件覆盖率和分支覆盖率有什么区别呢?在分支覆盖中,所有条件都必须至少执行一次。另一方面,在条件覆盖中,所有条件的所有可能结果必须至少测试一次。

2023-01-18 15:26:29 1802 1

原创 信号与系统的MATLAB仿真 ---信号的频域分析

本文主要介绍了MATLAB做信号的频域分析的一些例子。

2023-01-08 18:47:30 5815 2

原创 sinc函数简介

sinc函数(英语:sinc function)是一种函数,在不同的领域它有不同的定义。数学家们用符号sinc(x)表示这种函数。 sinc函数可以被定义为归一化的或者非归一化的,不过两种函数都是正弦函数和单调的递减函数 1/x的乘积。

2023-01-05 13:46:58 5480

原创 [Verilog]Verilog经典电路设计(二)

Verilog经典电路设计(二):4选1数据选择器,同步置数、同步清零的计数器,奇偶校验位产生器,带异步清 0异步置 1 的 JK 触发器

2023-01-03 17:42:03 551 1

原创 [Verilog]有限状态机设计举例

有限状态机(FSM)是许多数字系统中用来控制系统和数据流路径行为的时序电路。FSM的实例包括控制单元和时序。 本实验介绍了两种类型的FSM(Mealy和Moore)的概念,以及开发此类状态机的建模方式。 请参阅Vivado教程,了解如何使用Vivado工具创建项目和验证数字电路。

2022-12-30 16:23:23 2542 9

原创 [Verilog]Verilog经典电路设计(一)

Verilog经典电路设计:移位寄存器,串并转换器,状态机设计,全加器,并串转换器

2022-12-30 15:01:42 2272 3

原创 [Verilog]格雷码与二进制码的相互转换

格雷码是一种相邻数值仅有一个数位发生变化的编码。格雷码被广泛应用于异步FIFO的数据传输中。当数值从一个时钟域传递到另一个时钟域时,仅有一个比特位的翻转十分重要。

2022-10-30 22:50:44 752

原创 周期与频率速算表

摘要:在数字电路设计验证中,我们经常需要换算clock的周期与频率,下图给出了一个速算表,可以很快完成转换。

2022-10-26 19:13:22 451

原创 [P4]p4 integrate/resolve/copy

在执行p4 integrate时,服务器会比较两个文件的差异,如果两个文件完全一样,则此操作失败;如果两个文件内容有差异,则需要执行resolve操作进行merge,此时,theirs是//HC/AT/sim/uvm/ttt.log

2022-10-24 16:52:27 1262

原创 [SV]SystemVerilog二维关联数组使用案例

摘要:二维的关联数组是一种非常重要的数据结构,在验证环境中用于保存一些特定的对象,用于检索和分析。本文会介绍一种二维关联数组的使用案例。计算时间间隔,可以用Linux的时间戳(date +%s),将得到的数据写入文件,最后读回来作差。

2022-10-24 10:11:27 1919

AXI4 Spec中文版及常见问题解答

AXI4 Spec中文版及常见问题解答,涵盖了面试常见的一些问题及系统总线的研究。

2023-09-08

PCIe Spec中文版,PCIe系统体系结构导读

PCIe Spec中文版,PCIe系统体系结构导读,经典的PCIe入门资料,中文版

2023-09-08

uvm-testbench-gen

提供一个通过GUI方式自动生成UVM环境的工具,uvm_testbench_gen。工具来源于DVCon US 2022的一篇论文:Novel GUI Based UVM Test Bench Template Builder。uvm_testbench_gen使用python的tkinter编写,其主要目的在于提升UVM环境搭建效率,缩减前期验证环境准备时间。使用方法参见博文:https://xueying.blog.csdn.net/article/details/130598532?spm=1001.2014.3001.5502

2023-05-10

Verdi and Siloti Command Reference

Verdi用户手册最新版,基于Version U-2023.03, March 2023.Verdi主要用于生成fsdb模型,同VCS使用的vcd文件相比,verdi使用的fsdb相当于vcd文件经过霍夫编码压缩之后的精简版,可用于查看fsdb波形并追踪RTL代码。 虽说verdi、modelsim都是用来调试波形, modelsim与verdi相比,最大的缺点是波形不会全dump,wave窗口拉不全的话需要重新跑,而verdi边运行边查看。具体做法是,在使用tcl指令,在运行仿真时,设置仿真时间,每次run完毕之后,在nWave窗口中file——>自动加载(shift+L快捷键),异常方便!

2023-04-11

开源AMBA AHB VIP

当今的SoC芯片,普遍包含大量的工业标准接口同外围设备相连。 在验证设计过程中,这些接口被用于和测试testbench相连接。这些沟通桥梁,被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多,不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。没错,他们是目前最大的两家VIP提供商。不过,那是商业VIP。商业VIP虽好,但是贵呀!很多小公司的预算有限,很多时候都舍不得买,而我们个人想学习用那就更是买不起了。不过好消息来了,我找到一些高质量的开源AMBA VIP,今天就分享给大家,供大家学习研究那是妥妥的没问题,有的甚至都已经成功的被用到一些公司的验证环境了。

2022-12-09

开源AMBA APB VIP

当今的SoC芯片,普遍包含大量的工业标准接口同外围设备相连。 在验证设计过程中,这些接口被用于和测试testbench相连接。这些沟通桥梁,被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多,不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。没错,他们是目前最大的两家VIP提供商。不过,那是商业VIP。商业VIP虽好,但是贵呀!很多小公司的预算有限,很多时候都舍不得买,而我们个人想学习用那就更是买不起了。不过好消息来了,我找到一些高质量的开源AMBA VIP,今天就分享给大家,供大家学习研究那是妥妥的没问题,有的甚至都已经成功的被用到一些公司的验证环境了。

2022-12-09

开源AMBA AXI4 VIP

当今的SoC芯片,普遍包含大量的工业标准接口同外围设备相连。 在验证设计过程中,这些接口被用于和测试testbench相连接。这些沟通桥梁,被称为 Verification IP (VIP) 的模块实现。Verification IP (VIP) 是一种特殊的IP Core。它将一个接口的BFM 和 Test Harness features 结合在一起。VIP在芯片验证中的应用场景众多,不管是在IP Level还是在SoC Level随处可见它的身影。拥有VIP,无惧芯片设计挑战。而在当今的芯片领域,用的最多的可能还是标准总线APB/AHB/AXI等。提到VIP,估计大家最先想到的就是Cadence和Synopsys了。没错,他们是目前最大的两家VIP提供商。不过,那是商业VIP。商业VIP虽好,但是贵呀!很多小公司的预算有限,很多时候都舍不得买,而我们个人想学习用那就更是买不起了。不过好消息来了,我找到一些高质量的开源AMBA VIP,今天就分享给大家,供大家学习研究那是妥妥的没问题,有的甚至都已经成功的被用到一些公司的验证环境了。

2022-12-09

湖南大学量子力学课件,量子力学入门级教案

湖南大学量子力学课件,量子力学入门级教案。

2022-12-09

VCS用户手册,对应版本号为:R-2020.12-SP2,发布于June 2021

VCS用户手册,对应版本号为:R-2020.12-SP2,发布于June 2021

2022-11-04

使用VCS的门级仿真和最佳实践(Gate-Level Simulation with VCS and Best Practic)

使用VCS的门级仿真和最佳实践(Gate-Level Simulation with VCS and Best Practic)。

2022-10-08

UVMC应用案例代码分享

尽管 UVM 为构建参考模型提供了高级抽象,但 SystemC 在用于设计和验证的高级模型方面具有传统。 为了允许在 UVM 测试平台中重用使用 SystemC 编写的参考模型,UVMC 在 SystemC 和 SystemVerilog UVM 模型和组件之间提供 TLM1 和 TLM2 连接。在此代码包中将提供一个完整的UVMC应用案例,供大家参考。

2022-09-15

SystemC User’s Guide(SystemC使用手册)

本文档还没有描述新的SystemC 2.0特定的语言特性。请参阅SystemC 2.0功能规范文档。SystemC是一个c++类库和一种方法,您可以使用它来有效地创建软件算法、硬件架构和SoC(芯片上的系统)接口和系统级设计的周期精确模型。您可以使用SystemC和标准c++开发工具来创建系统级模型,快速模拟以验证和优化设计,探索各种算法,并为硬件和软件开发团队提供系统的可执行规范。可执行规范本质上是一个c++程序,它在执行时表现出与系统相同的行为。

2022-07-21

CMake官⽅⽂档CMake Tutorial

本⽂是CMake官⽅⽂档CMake Tutorial (http://www.cmake.org/cmake/help/cmake_tutorial.html) 的翻译。通过⼀个样例⼯程从简 单到复杂的完善过程,⽂档介绍了 CMake 主要模块( cmake , ctest , cpack )的功能和使⽤环境;从中可以⼀窥 cmake 的⼤体形貌。 正⽂如下:本⽂下述内容是⼀个⼿把⼿的使⽤指南;它涵盖了 CMake 需要解决的公共构建系统的⼀些问题。这些主题中的许多主题已经在 `Mastering CMake ⼀书中以单独的章节被介绍过,但是通过⼀个样例⼯程看⼀看它们如何⼯作也是⾮常有帮助的。本指南可以在 CMake 源码树的Tests/Tutorial路径下找到。每⼀步都有它⾃⼰的⼦路径,其中包含该步骤的⼀个完整的指南。

2022-07-21

Synopsys_SVA_OVL检查库应用指南

验证与设计不同,尤其是初学者,验证会成为一盘散沙——无规可循。然而 为了能够实现验证平台的重用,需要标准的验证语言和标准的验证库。这样一来 在验证的过程中只需要调用验证库中的库单元就可以实现验证的重用。所以为了 解决验证的混乱局面,特此依据 Synopsys 的 SVL 库进行翻译,该库与 OVL 的 使用方式相同,每次的检查对象仅需要例化对应的库单元就可以实现。 其原文来自于 Synopsys 的 SystemVerilog 检查库的讲解文档,翻译难免有错 和生硬的地方,所以请参照相应文件进行阅读。 最后将 Serikanth Vijayaraghavan 和 Meyyappan Ramanathan 编著的《A Practical Guide for SystemVerilog Assertions》的第一章翻译放置在附录 A 中,以 供阅者参考。

2022-07-07

SystemVerilog Assertion语法总结及应用图例

SystemVerilog Assertion语法总结及应用图例

2022-04-13

500个Excel函数模板.zip

这个压缩包中包含了500个常用的Excel模板,含有常用函数的实例、常见图表的绘制,以及数据透视表的做法,非常适合职场人士学习,提供工作效率。

2020-07-12

Python3源代码.rar

次源码包提供了Python3相关的100余个例子,从基础的正则表达式到文件解析,再到网络爬虫。并且带有详尽的注释,非常适合初学者,强烈推荐。

2020-07-12

集成电路设计CAD-EDA工具实用教程1-Spectre-Verilog数模混合仿真.ppt

本文详细讲解了Cadence的Spectre–Verilog混合信号仿真步骤,可作为新人教案,也可作为工程技术人员的参考。目前市面上相关资料特别少,值得推荐。

2020-07-12

快速仿真和数模混合仿真软件.ppt

浙江大学数模混合仿真课件,深度讲解了Cadence的Ultrasim、Spectre、Spectre-Verilog仿真工具的用法,非常好的数模混合仿真教材。目前市面上相关资料特别少,值得推荐。

2020-07-12

本科毕业论文-带隙基准.pdf

本文阐述了 Banba 和 Leung 两种基本带隙基准电压源电路的工作原理,分析了 Leung结构对于 Banba 结构改进的方法,分别对两个电路的参数进行了设计,并仿真其性能,由此来比较了它们各自的特点。 得到的结论是 Banba 结构的输出电压温度系数更小, 而 Leung结构的最低电源电压可以降到 1V 左右,有益于向低电压设计的发展。仿真采用 SMIC0.18um 标准 CMOS Spice 工艺模型在 Hspice 中进行,两者的输出电压都在 0.5V 左右,温度系数在 10e-5 数量级,成品受到其他非理想因素的影响,温度系数会大一点。由于时间和设备有限,暂时无法实现成成品,所以目前所有指标都是仿真理想值

2020-05-02

LDO低压差线性稳压器核心电路的设计.pdf

本文主要设计的是一个LDO低压差线性稳压器,工作在3V~5V的电压下,输出 电压为2.5V,能够驱动的最小电阻为2.5f2,最大的负载电流为1A。本设计的核心电路是由基准电压源模块,误差放大器模块,反馈模块,PMOS调整管四个模块组成

2020-05-02

pll-for-high-frequency-receivers-and-transmitters-3_cn.pdf

本文将考察PLL频率合成器的主要构建模块。我们还将比较整数N和小数N架构。最后将总结市场上现有的VCO,同时列出ADI的现有频率合成器系列。

2020-05-02

pll-for-high-frequency-receivers-and-transmitters-2.pdf

本文侧重于详细考察与PLL相关的两个关 键技术规格:相位噪声和参考杂散。导致相位噪声和参考杂 散的原因是什么,如何将其影响降至最低?讨论将涉及测量 技术以及这些误差对系统性能的影响。我们还将考虑输出漏 电流,举例说明其在开环调制方案中的重要意义。

2020-05-02

可测试性设计与ATPG.ppt

非常详细的DFT入门资料,详细介绍了常见的DFT模型,以及Scan mode测试技术。最后介绍了ATPG Flow。

2020-04-30

verilog数据类型及应用.ppt

非常详细的Verilog数据类型讲解,适合作为新人培训教材,也可作为工程技术人员的查询手册。值得推荐。

2020-04-30

2007全国大学生电子设计竞赛获奖作品汇编

2007全国大学生电子设计竞赛获奖作品汇编,非常詳細的資料,用於電子設計大賽備戰,以及電路設計學習。亦可作為工程設計人員的參考。

2013-09-15

空空如也

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