【奔跑的FPGA】part six VerilogHDL语言规范

----关于reg和wire

1.wire表示直通，即输入有变化，输出立即无条件变化（如与非门的简单连接），相当于物理连线，需要持续的驱动，用在连续赋值语句中。wire若无驱动器连接，其值为z

reg表示一定要有触发，输出才会反应输入变化，相当于存储单元保持最后一次赋的值，用在过程赋值语句中（initial，always），默认值为不定值x。

2.如果不指定为reg类型，默认为1位wire类型。

wire只能被assign连续赋值，reg只能在always和initial过程块中赋值。

3.输入端口可以由wire/reg驱动，但类型只能是wire；输出端口可以是wire或者reg类型，若输出端口在过程块外赋值则为net类型（wire/tri)，在过程块内赋值则为re