【RISC-V 指令集】RISC-V 向量V扩展指令集介绍(四)- 配置和设置指令(vsetvli/vsetivli/vsetvl)

  1. 引言

以下是《riscv-v-spec-1.0.pdf》文档的关键内容:
这是一份关于向量扩展的详细技术文档,内容覆盖了向量指令集的多个关键方面,如向量寄存器状态映射、向量指令格式、向量加载和存储操作、向量内存对齐约束、向量内存一致性模型、向量算术指令格式、向量整数和浮点算术指令、向量归约操作、向量掩码指令、向量置换指令、异常处理以及标准向量扩展等。
首先,文档定义了向量元素和向量寄存器状态之间的映射关系,并阐述了向量指令的格式。在此基础上,提出了配置设置指令,如vsetvl、ivsetiv和vlsetvl,用于设定向量长度(VL)和向量对齐长度(AVL)。
接着,文档详细说明了向量加载和存储操作,以及向量内存对齐和一致性模型。这些模型确保了向量操作的高效性和准确性。
然后,文档介绍了向量算术指令格式,包括向量整数、固定点和浮点算术指令。这些指令支持广泛的数学运算,为高性能计算提供了强大的支持。
此外,文档还涉及向量归约操作、掩码指令和置换指令,这些指令增强了向量操作的灵活性和功能性。
最后,文档讨论了异常处理机制,并列举了标准向量扩展指令列表。这些扩展指令为向量处理器提供了丰富的功能集,使其能够适应不同的应用场景和性能需求。
综上所述,这份文档为向量指令集的设计和实现提供了全面的指导和参考,有助于开发者更好地理解和利用向量处理器的能力。

【RISC-V 指令集】RISC-V 向量V扩展指令集介绍(一)-向量扩展编程模型-CSDN博客

【RISC-V 指令集】RISC-V 向量V扩展指令集介绍(二)-向量元素到向量寄存器状态的映射-CSDN博客【RISC-V 指令集】RISC-V 向量V扩展指令集介绍(三)-向量指令格式-CSDN博客

6 配置和设置指令(vsetvli/vsetivli/vsetvl)

处理大量元素的一种常见方法是“stripmining”,在这种方法中,每次循环迭代都会处理一定数量的元素,迭代会一直持续到所有元素都被处理完毕。RISC-V向量规范为这种方法提供了直接、可移植的支持。应用程序将待处理的元素总数(应用程序向量长度或AVL)指定为vl的候选值,硬件则通过一个通用寄存器响应,根据微架构实现和vtype设置,提供每次迭代中硬件将处理的(通常更小的)元素数量(存储在vl中)。一个简单的循环结构,如stripmining示例和SEW的更改所示,描绘了代码如何轻松地跟踪剩余的元素数量和硬件每次迭代处理的数量。

提供了一组指令,以便根据应用程序需要快速配置vl和vtype中的值。vset{i}vl{i}指令根据其参数设置vtype和vl CSR,并将vl的新值写入rd。

vsetvli rd, rs1, vtypei	#	rd	=	new	vl,	rs1 = AVL, vtypei = new vtype setting
vsetivli rd, uimm, vtypei	#	rd	=	new	vl,	uimm = AVL,	vtypei =	new vtype setting
vsetvl  rd, rs1, rs2	#	rd	=	new	vl,	rs1 = AVL,	rs2 = new	vtype value

Formats for Vector Coniguration Instructions under OP-V major opcode

6.1 vtype 编码

Table 7. vtype register layout

Bits

Name

Description

XLEN-1

vill

Illegal value if set

XLEN-2:8

0

Reserved if non-zero

7

vma

Vector mask agnostic

6

vta

Vector tail agnostic

5:3

vsew[2:0]

Selected element width (SEW) setting

2:0

vlmul[2:0]

Vector register group multiplier (LMUL) setting

新的vtype设置被编码在vsetvli和vsetivli的立即字段中,以及vsetvl的rs2寄存器中。

Suggested assembler names used for vset{i}vli vtypei immediate
e8    # SEW=8b
e16   # SEW=16b
e32   # SEW=32b
e64   # SEW=64b
mf8  # LMUL=1/8
mf4  # LMUL=1/4
mf2  # LMUL=1/2
m1   # LMUL=1, assumed if m setting absent
m2   # LMUL=2
m4   # LMUL=4
m8   # LMUL=8
Examples:
vsetvli t0, a0, e8          # SEW= 8, LMUL=1
vsetvli t0, a0, e8, m2      # SEW= 8, LMUL=2
vsetvli t0, a0, e32, mf2    # SEW=32, LMUL=1/2

vsetvl变体的工作方式与vsetvli类似,只不过它从rs2中获取vtype值,并可用于上下文恢复。

如果实现不支持vtype设置,则在vtype中设置vill位,vtype中的其余位设置为零,vl寄存器也设置为零。

早期的草案要求在设置vtype为非法值时产生陷阱。但是,这会在ISA的CSR写入上增加第一个数据相关的陷阱。实现可以选择在将非法值写入vtype时设置陷阱,而不是设置vill,以允许仿真支持新的配置以实现向前兼容性。当前方案支持通过检查给定设置是否清除了vill,对支持的向量单元配置进行轻量级运行时查询。

6.2 AVL 编码

新的向量长度设置基于AVL,对于vsetvli和vsetvl,AVL在rs1和rd字段中的编码如下:

Table 8. AVL used in vsetvli and vsetvl instructions

rd

rs1

AVL value

Effect on vl

-

!x0

Value in x[rs1]

Normal stripmining

!x0

x0

~0

Set vl to VLMAX

x0

x0

Value in vl register

Keep existing vl (of course, vtype may change)

当rs1不是x0时,AVL是存储在由rs1指定的x寄存器中的无符号整数,新的vl值也将写入由rd指定的x寄存器。

当rs1=x0但rd!=x0时,使用最大的无符号整数值(~0)作为AVL,并将结果VLMAX写入vl以及由rd指定的x寄存器。

当rs1=x0且rd=x0时,指令的操作就像是将vl中的当前向量长度用作AVL,并将结果值写入vl,但不写入目标寄存器。这种形式只能在VLMAX(因此vl)实际上没有因新的SEW/LMUL比率而改变时使用。如果使用新的SEW/LMUL比率会导致VLMAX发生变化,则保留该指令的使用。在这种情况下,实现可能会设置vill。

这种指令的最后一种形式允许在保持当前vl的同时更改vtype寄存器,前提是VLMAX没有减少。这种设计是为了确保vl始终为当前的vtype设置持有合法值。当前的vl值可以从vl CSR中读取。如果新的SEW/LMUL比率导致VLMAX缩小,则此指令可能会减少vl值,因此这种情况已被保留,因为这并不清楚这是一个普遍有用的操作,而且实现可以假设此指令不会更改vl以优化其微架构。

对于vsetiv li指令,AVL在rs1字段中编码为5位零扩展立即数(0-31)。

请注意,vsetiv li的AVL编码与常规CSR立即数值的编码相同。

当向量寄存器内部向量的维度较小且已知时,vsetiv li指令可以提供更紧凑的代码,在这种情况下,没有stripmining开销。

6.3 设置vl的约束

The vset{i}vl{i} instructions irst set VLMAX according to their vtype argument, then set vl obeying the following constraints:

1. vl = AVL if AVL ≤  VLMAX
2. ceil(AVL / 2) ≤  vl ≤  VLMAX if AVL < (2 * VLMAX)
3. vl = VLMAX if AVL ≥   (2 * VLMAX)
4. Deterministic on any given implementation for same input AVL and VLMAX values
5. These speciic properties follow from the prior rules:
a. vl = 0 if AVL = 0
b. vl > 0 if AVL > 0
c. vl ≤  VLMAX
d. vl ≤  AVL
e. a value read from vl when used as the AVL argument to vset{i}vl{i} results in the same value in vl, provided the resultant VLMAX equals the value of VLMAX at the time that vl was read

vl的设置规则被设计为足够严格,以保持vl在寄存器溢出和上下文交换时的行为(当AVL = VLMAX时),同时又足够灵活,使实现能够提高向量通道利用率(当AVL > VLMAX时)。

例如,这允许实现在VLMAX < AVL < 2 * VLMAX时设置vl = ceil(AVL / 2),以便在stripmine循环的最后两次迭代中均匀分配工作。要求2确保即使在AVL < 2 * VLMAX的情况下,归约循环的第一次stripmine迭代也使用所有迭代中的最大向量长度。这使得软件无需显式计算在stripmined循环期间观察到的向量长度的运行最大值。要求2还允许实现在VLMAX < AVL < 2 * VLMAX时将vl设置为VLMAX。

6.4 举例

SEW和LMUL设置可以动态更改,以在单个循环中的混合宽度操作上提供高吞吐量。

# Example: Load 16-bit values, widen multiply to 32b,shift 32b result
# right by 3, store 32b values.
# On entry:
#  a0 holds the total number of elements to process
#  a1 holds the address of the source array
#  a2 holds the address of the destination array
loop:
vsetvli a3, a0, e16, m4, ta, ma  # vtype = 16-bit integer vectors;
                                 # also update a3 with vl (# of elements this iteration)
 
vle16.v v4, (a1)        # Get 16b vector
slli t1, a3, 1          # Multiply # elements this iteration by 2 bytes/source element
add a1, a1, t1          # Bump pointer
vwmul.vx v8, v4, x10    # Widening multiply into 32b in <v8--v15>
vsetvli x0, x0, e32, m8, ta, ma  # Operate on 32b values
vs rl.vi v8, v8, 3
vse32.v v8, (a2)	# Store vector of 32b elements
slli t1, a3, 2	# Multiply # elements this iteration by 4 bytes/destination element
add a2, a2, t1	# Bump pointer
sub a0, a0, a3	# Dec rement count by vl
bnez a0, loop	# Any more?

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### 回答1: RISC-V是一种开放的指令集架构,它是根据精简指令集计算机(RISC)的原则设计的。RISC-V指令集中文版是对RISC-V指令集进行中文翻译的版本。这个翻译版本的目的是为了方便中文用户理解和使用RISC-V指令集RISC-V指令集中文版包括了一系列指令,用于执行不同的计算和操作。这些指令可以分为几个类别,包括算术指令、逻辑指令、存储访问指令、控制转移指令等。 算术指令主要用于实现加法、减法、乘法和除法等算术运算。逻辑指令主要用于实现逻辑运算,如与、或和非等。存储访问指令用于访问存储器中的数据,包括读取和写入操作。控制转移指令用于控制程序的执行流程,如跳转、函数调用等。 RISC-V指令集中文版的设计遵循了精简指令集计算机的原则,它采用了固定长度的指令格式,每条指令都有相同数量的位数。这种设计简化了指令的解码和执行过程,提高了指令的执行效率。 通过使用RISC-V指令集中文版,开发者可以更容易地编写和调试程序。同时,由于RISC-V是开放的指令集架构,任何人都可以自由使用和扩展它,这为开发者提供了更大的灵活性和创造性。 总之,RISC-V指令集中文版是一种开放的、简洁而功能强大的指令集架构,它为中文用户提供了一种更加便捷和灵活的编程方式。 ### 回答2: RISC-V是一种开源的指令集架构,其设计目标是简洁、清晰和可扩展RISC-V指令集的中文版描述了指令的功能和操作方式,以便于中文用户理解和使用。 RISC-V指令集中包括了基本的指令扩展指令。基本指令包括了加载、存储、算术、逻辑、控制等常用的操作。例如,LOAD指令可以从内存中加载数据到寄存器中,STORE指令可以将寄存器的数据存储到内存中。算术指令比如ADD、SUB、MUL等可以执行加法、减法、乘法等运算。逻辑指令如AND、OR、XOR可以进行与、或、异或等逻辑运算。控制指令如BRANCH、JUMP可以用于条件判断和跳转。这些基本指令可以满足大部分应用的需求。 扩展指令则可根据应用需求进行定制。例如,浮点指令扩展可以添加浮点数运算指令向量指令扩展可以添加向量运算指令。这些扩展指令能够满足不同应用领域的需求,提高了RISC-V指令集的通用性和灵活性。 RISC-V指令集中的指令使用类似于汇编语言的格式进行描述。每个指令由操作码和操作数组成。操作码表示指令的功能,操作数则是用于指定操作的寄存器或者内存地址。指令可以通过相应的汇编器进行编译,生成机器码后可以在RISC-V架构的处理器上执行。 总的来说,RISC-V指令集中文版提供了详细的指令描述和例子,使得中文用户可以理解和使用这个开源指令集,并且可以根据需要进行扩展,以满足不同应用场景的需求。 ### 回答3: RISC-V指令集是一种开源的、精简的指令集架构。其设计思想是为了简化处理器架构,提供更高的性能和灵活性。 RISC-V指令集的设计原则是简化和统一。它采用了固定大小的指令格式,指令长度为32位,其中包含指令操作码、操作数和地址等。这种设计能够提高指令的解码效率,并且使得指令的执行速度更快。 RISC-V指令集提供了丰富的指令集扩展方式,可以根据特定应用的需求进行扩展。这样的设计使得RISC-V成为了一种高度可定制化的指令集架构,适用于多种不同的应用领域。 另外,RISC-V指令集还提供了多种特权级别的支持。在特权级别方面,RISC-V定义了个特权级别:用户模式、监管模式、机器模式和超级模式。这样的设计使得RISC-V可以适应不同的操作环境和安全需求。 最后,RISC-V指令集是一种开源的指令集架构,这意味着任何人都可以使用、修改和贡献代码。这种开源的特性促进了RISC-V的发展和创新,使得更多的人参与到指令集架构的设计和优化中。 总而言之,RISC-V指令集是一种开源的、精简的指令集架构,它具有简洁统一、可扩展性强、支持多种特权级别等特点。这些特性使得RISC-V成为了一种广泛应用的指令集架构,并在众多领域受到了广泛的关注和应用。

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