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RSS订阅原创 异步FIFO最小深度计算方法及原理分析
计算FIFO深度是设计FIFO中常遇到的问题。常识告诉我们，当读速率慢于写速率时，FIFO便可被用作系统中的缓冲元件或队列。因此FIFO的大小基本上暗示了所需缓存数据的容量，该容量取决于读写数据的速率。据统计，系统的数据速率取决于系统的负载能力。因此为了保证FIFO的大小，我们需要考虑FIFO传输的最坏情况下。所谓最坏的情况就是使得写速率最大，读速率最小；通常是考虑突发传输。异步FIF
2013-08-23 22:14:20
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原创 博客：小時不識月 Stupid & Hungry
小時不識月 Stupid & Hungry 博客里记载了博主学习FPGA中遇到的问题和总结，作为初学者是很不错的参考，值得认真研究。。。也很久都木有更新了，看来工作也很忙！ http://www.cnblogs.com/yuphone/default.html
2013-08-22 11:23:10
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原创 博客：特权's博客
特权's博客 “特权's博客”访问量比较大，特权写了一本FPGA入门的书《深入玩转FPGA》，网友普遍反馈是一本很好的FPGA入门书籍，里面介绍了很多工程方面的经验，书算是博客文章的总结吧。。。已经出第二版了，计划买来看看。 http://bbs.ednchina.com/BLOG_ilove314_178509.HTM
2013-08-22 11:13:55
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原创 博客：齐威王
齐威王 博客齐威王，文章、代码写的言简意赅，很多内容都是比较经典的，值得认真研究一下，特别是对于入门者。不足之处就是已经很久没有更新了，看来齐威王这两年政务缠身呀，估计一定是很忙。。。 http://www.cnblogs.com/qiweiwang
2013-08-22 10:51:08
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转载 亚稳态和毛刺 - Metastability and Hazard(CN)（二）
我们在芯片设计与调试中，一定曾经遇到过一些诡异的问题。比如芯片的某一部分莫名其妙的复位却并没有故障记录、比如有的问题上下电和复位表现不一。甚至在有的FPGA项目后期，每一次重布局布线都是对人品的考验，祈祷在下一个版本中，Voldemort不会出现。根本原因是多方面的，但是不难发现亚稳态和毛刺的影子。幸运的是，这些问题难以定位但容易在设计中避免，只需我们在设计中稍加关注即可避免。任何一个成熟
2013-08-18 16:31:20
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原创 结绳法：文章详细解读（异步时钟设计的同步策略）（五）
一.典型方法 典型方法即双锁存器法，第一个锁存器可能出现亚稳态，但是第二个锁存器出现亚稳态的几率已经降到非常小，双锁存器虽然不能完全根除亚稳态的出现(事实上所有电路都无法根除，只能尽可能降低亚稳态的出现)，但是基本能够在很大程度上减小这种几率。最后的一个D触发器和逻辑电路组成的是一个采沿（上升沿，修改一下就能采集下降沿）电路，即当第二个锁存器的输出中出现1个上升沿，
2013-08-16 20:13:11
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转载 边沿检测电路（二）
边沿检测电路，包括上升沿、下降沿、双沿检测电路。在检测到所需要的边沿后产生一个高电平的脉冲。 module edge_detect( input clk, input rst_n, input data_in, output raising_edge_detect, output falling_edge_detect, ou
2013-08-14 21:23:18
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转载 边沿检测电路（一）
一、为什么要讲边沿检测也许，没有那么一本教科书，会说到这个重要的思想；也许，学了很久的你，有可能不知道这个重要的思想吧。很惭愧，我也是在当年学了1年后才领悟到这个思想的。说实话，我的成长很艰辛，没有人能给我系统的指导，而我得撑起这一片蓝天，于是乎无数个漏洞，我一直在修补我的不足。我没能对自己满足过，不是说我“贪得无厌”，而是，我不够“完美”。人可以不完美，但不可以不追求完美；或许终点永远达
2013-08-14 21:10:45
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转载 如何解决亚稳态（三）
如何解决亚稳态：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。解决方法：1 降低系统时钟2 用反应更快的FF3 引入同步机制，防止亚稳态
2013-08-14 15:40:11
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转载 异步时钟域的亚稳态问题和同步器（四）
Metastability in the asynchronous clocks and Synchronizer摘 要：相较纯粹的单一时钟的同步电路设计，设计人员更多遇到的是多时钟域的异步电路设计。因此，异步电路设计在数字电路设计中的重要性不言而喻。本文主要就异步设计中涉及到的亚稳态问题，作简要介绍，并提出常用的解决办法——即同步器的使用。关键词：异步电路设计、亚稳态、同步器。Abs
2013-08-14 10:48:42
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转载 关于数字电路中的亚稳态（一）
1）亚稳态定义亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去亚稳态这个点并不是真正的稳定，因为随机的躁声会驱使工作与亚稳态点的电路转移到一个稳
2013-08-14 10:12:29
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转载 二进制计数器及testbench，Verilog HDL
写的很详细，也很全面，特别是testbench：http://www.cnblogs.com/yuphone/archive/2010/12/10/1902664.html
2013-07-19 14:59:43
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原创 值得认真研究的博文(FPGA)
小時不識月 Stupid & Hungry：(写的较严谨，也有一定的深度，有助于快速入门)http://www.cnblogs.com/yuphone/http://www.cnblogs.com/yuphone/archive/2010/08/27/docs_plan.html
2013-07-19 14:47:39
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原创 Verilog HDL阻塞与非阻塞的几个例子！
关于阻塞和非阻塞语句的7大原则：原则1： 时序电路建模时，用非阻塞赋值。原则2： 用always块写组合逻辑时，采用阻塞赋值。原则3： 在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。原则4： 锁存器电路建模时，用非阻塞赋值。原则5： 在同一个always块中同时建立时序和组合逻辑电路时，用非阻塞赋值。原则6: 严禁在多个always快中对同一变量赋值。
2013-07-16 19:27:04
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空空如也
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