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RSS订阅原创 工程经验分享:PCIE（2）
那么根据上述规则可以推导出：CDMA访问PCIE S_AXI端口，地址是0x80000000，到了CPU那边，地址仍为0x80000000，这样子就实现了CDMA直接对CPU端DDR的访问，中间再无需任何地址转换动作。PCIE主端会根据BAR配置为其分配地址空间，假设主端分配的空间其实地址为A，Pcie to AXI Translation配置为B，那么主控端对A地址的访问，到达从端后将变为对B地址的访问。那么CDMA对0x80000000地址的访问，到了主端那边，就成了对地址0x00000000的访问。
2024-05-18 12:21:13
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原创 工程经验分享：PCIE（1）
本文介绍AXI Bridge For Pcie Express Gen3 Subsystem 的使用方法。这个IP兼具简单与实用性，将PCIE协议层实现于内部，仅留出AXI接口供开发者使用。开发者不需要处理复杂的PCIE协议数据，只需要对AXI总线有所了解即可，十分符合Xilinx一贯的开发风格。本文无关PCIE协议本身，仅分享实用性的工程经验，以PCIE IP为核心，一步一步搭建一个简单的子系统，以此说明用法。文中所有内容均已通过项目检验。
2024-04-06 12:20:45
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原创 STA：logically exclusive与physically exclusive
今天主要来探讨一下时钟之间的三个关系：logically exclusive、physically exclusive 以及-asynchronous。
2022-08-31 17:28:50
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原创 卡诺图化简法注意事项+竞争冒险知识点总结
今天反思以下卡诺图化简法中的注意事项。卡诺图看起来简单，但如果不熟悉的话很容易出错，因此要对画圈的规则比较熟悉。
2022-07-18 18:06:51
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原创 异步FIFO原理与实现
近期参与了一项流片项目，里面用到了FIFO，但是只给我们ram的IP，只能自己写一个FIFO了，趁此机会好好学习一下。本文参考了一篇重要文献：Simulation and Synthesis Techniques for Asynchronous FIFO Design貌似是FIFO的经典好文了，把异步FIFO的原理讲得很透彻。话不多说，上代码。`timescale 1ns / 1ps//////////////////////////////////////////////////////
2022-05-04 23:04:39
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原创 使用vcs+verdi完成对混合语言设计的仿真（2）
这一篇文章将介绍vcs仿真环境的搭建，所有的演示将根据我的工程来说明，可以根据需要更改其中的细节。
2022-04-14 20:45:46
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原创 使用vcs+verdi完成对混合语言设计的仿真（1）
俗话说，最快的学习方法就是把所学到的知识用通俗易懂的方法分享给他人，so let's do it~这篇文章的主要内容是在linux环境下，使用vcs软件对数字逻辑设计进行仿真并在verdi上对仿真结果进行分析的过程中涉及到的必要知识和一个实例。整篇文章，如有必要会被分成多个部分来讲解。参考：vcs mx user guide 2012版本vcs user guide 2018版本各种网络资源：其中比较主要的也是比较重要的一篇，是与我同实验室的brad所写的博文，链接如下：(50条消息)
2022-03-31 21:55:06
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原创 在XILINX FPGA上运行Cortex-M3软核并调试
关于如何搭建基于FPGA的基本软核系统，在极术社区上第五届集创赛ARM杯的前三个公开课视频中已经有很详细的讲解，我个人在工程初步搭建完毕到跑通并调试的过程中，仍遇到不少问题，写下这边博文是为了记录它们。1....
2021-06-17 15:31:24
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空空如也
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