数字电路
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茂哥2013
这个作者很懒,什么都没留下…
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Verilog HDL阻塞与非阻塞的几个例子!
关于阻塞和非阻塞语句的7大原则:原则1: 时序电路建模时,用非阻塞赋值。原则2: 用always块写组合逻辑时,采用阻塞赋值。原则3: 在同一个always块中不要同时使用非阻塞赋值和阻塞赋值。原则4: 锁存器电路建模时,用非阻塞赋值。原则5: 在同一个always块中同时建立时序和组合逻辑电路时,用非阻塞赋值。原则6: 严禁在多个always快中对同一变量赋值。原创 2013-07-16 19:27:04 · 870 阅读 · 0 评论 -
二进制计数器及testbench,Verilog HDL
写的很详细,也很全面,特别是testbench:http://www.cnblogs.com/yuphone/archive/2010/12/10/1902664.html转载 2013-07-19 14:59:43 · 4165 阅读 · 0 评论 -
边沿检测电路(一)
一、为什么要讲边沿检测也许,没有那么一本教科书,会说到这个重要的思想;也许,学了很久的你,有可能不知道这个重要的思想吧。很惭愧,我也是在当年学了1年后才领悟到这个思想的。说实话,我的成长很艰辛,没有人能给我系统的指导,而我得撑起这一片蓝天,于是乎无数个漏洞,我一直在修补我的不足。我没能对自己满足过,不是说我“贪得无厌”,而是,我不够“完美”。人可以不完美,但不可以不追求完美;或许终点永远达转载 2013-08-14 21:10:45 · 5197 阅读 · 0 评论 -
边沿检测电路(二)
边沿检测电路,包括上升沿、下降沿、双沿检测电路。在检测到所需要的边沿后产生一个高电平的脉冲。 module edge_detect( input clk, input rst_n, input data_in, output raising_edge_detect, output falling_edge_detect, ou转载 2013-08-14 21:23:18 · 2713 阅读 · 0 评论 -
值得认真研究的博文(FPGA)
小時不識月 Stupid & Hungry:(写的较严谨,也有一定的深度,有助于快速入门)http://www.cnblogs.com/yuphone/http://www.cnblogs.com/yuphone/archive/2010/08/27/docs_plan.html原创 2013-07-19 14:47:39 · 655 阅读 · 0 评论