第一个FPGA程序

成功完成第一个FPGA应用程序—点亮一个LED

因为之前有CPLD的学习经历和VerilogHDL编程基础,所以上FPGA适应过程应该是非常快的,思路几乎就是一样的。

这里FPGA芯片用的是Altera的Cyclone Iv系列的EP4CE6E22C8N芯片

 

1、需要注意的是,器件库的安装需要重新选择来过,第一遍没有安装成功,不知道为什么,第三遍才算是可以安装cyclone IV的器件库了

2、到现在还是不很明白顶层文件和模块文件的命名究竟是怎么一回事?是模块名字要和工程名字一样还是别的什么,因为这个问题往往会导致下次再重新导入工程时往往会出错。这个需要解决。

 

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以下是一个使用FPGA设计计算器并在LCD上显示结果的Verilog程序: ```verilog module calculator( input clk, //时钟信号 input reset, //重置信号 input [3:0] switch, //开关信号(用于输入数字和操作符) output reg [15:0] lcd_data //LCD数据输出信号 ); reg [3:0] operand1; //操作数1 reg [3:0] operand2; //操作数2 reg [3:0] operator; //操作符 reg [3:0] result; //结果 always @(posedge clk) begin if (reset) begin operand1 <= 0; operand2 <= 0; operator <= 0; result <= 0; lcd_data <= 0; end else begin if (switch[0]) begin //输入数字或操作符 case (switch[3:1]) 3'b000: operand1 <= operand1 * 10 + 0; 3'b001: operand1 <= operand1 * 10 + 1; 3'b010: operand1 <= operand1 * 10 + 2; 3'b011: operand1 <= operand1 * 10 + 3; 3'b100: operator <= 1; //加法 3'b101: operator <= 2; //减法 3'b110: operator <= 3; //乘法 3'b111: operator <= 4; //除法 endcase end else if (switch[1]) begin //按下等于号 case (operator) 4'b0001: result <= operand1 + operand2; 4'b0010: result <= operand1 - operand2; 4'b0100: result <= operand1 * operand2; 4'b1000: result <= operand1 / operand2; endcase end else if (switch[2]) begin //按下清零键 operand1 <= 0; operand2 <= 0; operator <= 0; result <= 0; end else begin //输入第二个操作数 operand2 <= operand2 * 10 + switch[3:0]; end //将结果显示在LCD上 lcd_data <= result; end end endmodule ``` 需要注意的是,此代码仅为演示目的,并且应根据所使用的FPGA和LCD进行适当修改。

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