【工作周志】240122-240128

本周对PL访问DDR进行了多种尝试。

1.zynq中的PS端的ddr访问如下，看起来通过GP访问只能通过S1，但是我根据其他博文写的一个design访问DDR，从debug 窗口看并没有写入。目前对GP访问DDR读写存疑。

2. 顺手看了一下PL端DDR。
PL端的DDR需要结合MIG，因此需要定制板卡，应该跟走线相关。所以要么是已有的开发板，要么是自定义板卡，是个大工程。

待解决or待完善

1.AXI3和AXI4的区别

2.普通AXI4访问和AXI brust访问 有什么信号上的差别

3.ZYNQ + DDR的多种架构及应用

4.有个疑问未查证。AXI是按照状态机跳转，5组bus是分别并行的吗？那么乱序访问是怎么处理的？

5.服务器基于项目的环境配置，不知道有没有什么好办法。

6 AXI VIP架构 or 一个正常vip的架构及各个组件的作用

7.AXI总线时序及相关面试题整理

8.ZYNQ的MIO和EMIO区别