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Verilog
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UVM 验证方法学 - learn-1
UVM 验证方法学UVM1.1 基于SystemVerilog 完成第一节,一、oop 面向对象编程,二、Class 面向对象化(一)Encapsulate 封装 :模块化(二)Inheritance 继承 :可重用性(三)Polymorphism 多态性: 通过virtual实现,(四)如果没有virtual,可能使用父类的东西。三、代码:(一)代码风格:方法定义在外面最好把所有的数据或者方法在外面申明一,方便一眼看到所有数据和方法。(二)参数化的类方便配置,提高重用性。(三原创 2021-02-24 13:49:10 · 486 阅读 · 0 评论 -
Verilog HDL 代码规范 - 学习笔记
Verilog HDL 代码规范接口时序设计规范模块和模块之间的通过模块的接口实现关联,因此规范的时序设计,对于程序设计的过程,以及程序的维护,团队之间的沟通都是非常必要的命名规范1顶层文件:对象+功能+Top :video_oneline_top2 逻辑控制文件对象+ctr : ddr_ctr.v3 驱动程序命名:对象+功能+dri : lcd_dri.v、uart_rxd...原创 2019-07-03 09:51:56 · 431 阅读 · 2 评论 -
Verilog 状态机的设计 -学习笔记
Verilog 状态机的设计。包括三个部分:1,下一个状态机的逻辑电路2,存储状态机的当前实现逻辑电路3,输入组合逻辑电路。根据状态机的输出信号是否与电路的输入有关分为 Mealy 型状态机和 Moore 型状态机。电状态机的描述通常有三种方法,称为一段式状态机,二段式状态机和三段式状态机。状态机的描述通常包含以下四部分1)利用参数定义语句 parameter 描述状态机各个状态...原创 2019-07-03 09:53:01 · 1399 阅读 · 0 评论 -
IC 设计 验证 -学习笔记
IC 设计 验证编写 TESTBENCH 的目的是为了对使用硬件描述语言设计的电路进行仿真验证,测试设计电路的功能、性能与设计的预期是否相符。通常,编写测试文件的过程如下:• 产生模拟激励(波形);• 将产生的激励加入到被测试模块中并观察其响应;• 将输出响应与期望值相比较。完整的test bench 文件结构时钟激励/-------------------------------...原创 2019-07-03 09:54:25 · 727 阅读 · 0 评论