Verilog HDL 代码规范 - 学习笔记

Verilog HDL 代码规范

接口时序设计规范
模块和模块之间的通过模块的接口实现关联，因此规范的时序设计，对于程序设计
的过程，以及程序的维护，团队之间的沟通都是非常必要的
命名规范
1顶层文件：
对象+功能+Top ：video_oneline_top
2 逻辑控制文件
对象+ctr ： ddr_ctr.v
3 驱动程序命名：
对象+功能+dri ： lcd_dri.v、uart_rxd_dri.v
4 参数文件命名 ：
对象+para ：lcd_para.v
5 模块接口命名：
文件名+u ：lcd_dir lcd_dir_u
6 模块接口命名 :
特征名+文件名 +u： mcb_read c3_mcb_read_u
7 程序注释： //
8 端口注释 ：
Input Video_vs_i //asdasdasd

9 信号命名：
对象+功能+（极性）+特性
10 时钟信号：
对象+功能+特性 ：
11 复位信号：
对象+功能+极性+特性
12 延迟信号：
对象+功能+特性1+特性2
13 特定功能计数器
对象+cnt
功能+cnt
对象+功能+cnt
对象+对象+cnt

14 一般计数器
Cnt+序号