9. L2 memory system

Cortex®‑A715核心的L2内存系统通过CPU桥将核心与DynamIQ™共享单元-110(DSU-110)连接在一起。它包括私有的L2缓存。
L2缓存是统一的，并且对于集群中的每个Cortex®‑A715核心都是私有的。    //L2是core私有的!!!
L2内存系统包括使用虚拟地址(VA)和程序计数器(PC)的数据预取引擎。不同的引擎能够预取L2缓存和L3缓存中的数据。
以下表格显示了L2内存系统的特性。

9.1 L2 cache
集成的L2缓存处理来自指令和数据方面的指令和数据请求，以及转换表遍历请求。
L1指令缓存和L2缓存是弱包容性（weakly inclusive）的。在L1指令缓存和L2缓存中未命中的指令获取会分配两个缓存，但是L2缓存的失效不会导致L1指令缓存的回写无效（back-invalidate）。
L1数据缓存和L2缓存是严格排他的（strictly exclusive）。L1数据缓存中的任何数据都不会存在于L2缓存中。
除非核心电源模式初始化为调试恢复模式(Debug recovery mode)，否则L2缓存会在复位时自动失效。
缓存索引的确定方式意味着物理地址(PA)与组号之间没有直接关系。您不能使用假设PA和组号之间存在关系的目标操作。
要刷新整个缓存，您必须根据该缓存的CCSIDR_EL1描述执行组和路维护操作，操作数量等于集合数和路数。此操作符合Armv8-A架构规范。
相关信息
5.4.5 第45页的调试恢复模式(Debug recovery mode)
9.2 Support for memory types
Cortex®-A715核心通过降级某些内存类型简化一致性逻辑。
被标记为内部写回高速缓存和外部写回高速缓存的内存将被缓存在L1数据缓存和L2缓存中。
被标记为内部写透模式的内存会被降级为不可缓存。
被标记为外部写透模式或外部非缓存模式的内存会被降级为不可缓存，即使内部属性为写回高速缓存。
额外的属性提示如下使用：
分配提示（Allocation hint）
分配提示有助于确定系统中新获取行的分配规则。
瞬态提示（Transient hint）
所有设置了瞬态位的可缓存读取和写入会在L2缓存中进行分配。
对L1数据缓存进行的具有瞬态位设置的读取会在L1缓存中进行分配。从L1缓存逐出的瞬态行不会在下游缓存中进行分配。
9.3 Transaction capabilities    //事务能力
The CHI Issue E接口连接了Cortex®-A715核心的L2内存系统和DynamIQ™共享单元-110 (DSU-110)，为核心提供了事务能力。
以下表格显示了Cortex®-A715核心L2缓存的读取、写入、分布式虚拟内存(DVM)发出和嗅探能力的最大可能值。

请参考Arm®架构参考手册中的A-profile架构部分，了解不同内存类型的信息。