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1原创 2021-03-16
Verilog时钟切换时钟切换出现问题的原因是：无法预测切换信号与新旧时钟的相位关系举例：以系统切换两个相同频率时钟源为例子，时钟周期均为10us，高低电平各占5us1.系统当前的时钟相位处于下降沿后1us处，（低电平才开始1us）2.此刻切换至别一个同频时钟源，新时钟相位处于上升沿后4us处（高电平还剩1us）3.可知，此刻切换时钟，相当于向系统输送了一个2us周期的高频时钟。（低电平1us，高电平1us）其他极限情况下可能造成在切换时钟时，高电平或低电平持续时间极窄。...
2021-03-16 17:23:43
88
原创 移除时间和恢复时间
移除时间和恢复时间指的都是复位信号撤消的时机。是时钟有效沿与复位信号的间隔时间。复位信号不能在时钟有效沿时刻撤消，否则会有如下问题恢复时间：如果复位信号在时钟有效沿之前撤消，并且离时间有效沿非常接近，再加上时间有效沿的离散性，那么极有可能一部份触发器仍处于复位状态中而对时钟沿没有响应，而一部份触发器有响应，那么从这一个时钟开始，电路的状态已经出错了。移除时间：如果复位信号在时钟有效沿之后撤消，并且离时间有效沿非常接近，再加上时间有效沿的离散性，那么极有可能一部份触发器从复位状态中恢复并响应了时钟
2020-09-28 16:12:06
4045
原创 恢复时间和移除时间
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2020-09-28 15:51:03
542
空空如也
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