Verilog时钟切换
时钟切换出现问题的原因是:无法预测切换信号与新旧时钟的相位关系
举例:以系统切换两个相同频率时钟源为例子,时钟周期均为10us,高低电平各占5us
1.系统当前的时钟相位处于下降沿后1us处,(低电平才开始1us)
2.此刻切换至别一个同频时钟源,新时钟相位处于上升沿后4us处(高电平还剩1us)
3.可知,此刻切换时钟,相当于向系统输送了一个2us周期的高频时钟。(低电平1us,高电平1us)
其他极限情况下可能造成在切换时钟时,高电平或低电平持续时间极窄。