Arria 10上进行DDR3管脚分配

本文介绍下DDR3的管脚分配,FPGA型号:10AX027H4F34I3SG,DDR3型号:MT41J128M16JT-125,QuartusI Prime18.0 由于FPGA里对DDR的管脚分配有一定的限制,比如要求DQ,DQS,DM在一个组,地址,命令在某些bank等,所以,最好使用Qua...

2019-03-30 23:16:20

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Altera FPGA PCIE 例程仿真

由于刚开始学PCIE接口,所以按照官方给的例程进行仿真操作。下面主要介绍下仿真的具体步骤。该例子是采用Cyclone V器件进行仿真,PCIE为gen1X4 的。Quartus II 版本号为15.0。Modelsim为ModelsimSE-64 10.4 1、拷贝工程 首先新建一个文件夹用以...

2018-07-31 22:56:39

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FPGA中同步复位,异步复位介绍

同步复位,异步复位介绍 以及异步复位同步释放 实现方式

2018-03-02 14:03:02

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PLL与DLL锁相环介绍

一、PLL锁相环:Phase-Locked Loop 由鉴相器、环路滤波器和压控振荡器组成,鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差,并输出误差电压Ud。Ud中的噪声和干扰成分被低通性质的环路滤波器滤除。形成压控振荡器(Vco)的控制电压Uc,Uc作用于压控振荡器的结果是把它的输出震...

2018-02-08 10:29:09

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Altera PLL IP核四种工作模式介绍

在例化PLL IP核时,有四种工作模式: 1、 标准模式 在标准模式下,PLL对GCLK网络所产生的延迟进行完全补偿。标准模式中的内部时钟是与输入时钟管脚相位对齐的。在此模式中,外部时钟输出管脚会产生相对于时钟输入管脚的相位延迟。因此,这种模式一般用于产生FPGA内部用时钟,但一般不将时钟...

2018-02-07 15:00:24

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SPDIF接口介绍

一、S/PDIF接口规范详解 S/PDIF是sony和philips在80年代为一般家用器材所定制出来的一种数字讯号传输接口,基本上是以AES/EBU(也称AES3)专业用数字接口为参考然后做了一些小变动而成的家用版本。可以使用成本较低的硬件来实现数字讯号传输。为了定制一个统一的接口规格,现如今...

2018-02-06 13:48:53

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I2S接口以及Verilog实现数据接收

I2S(Inter—IC Sound)总线,是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准,该总线专门用于音频设备之间的音频数据传输。I2S总线有三条数据信号线: (1)BCLK:串行时钟,也叫位时钟,对应数字音频的每一位数据。 (2)WS:字段(声道)选择,用于选择左右声道...

2018-02-02 15:13:40

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SPI接口介绍

SPI接口的全称是”Serial Peripheral Interface”,即串行外围接口。SPI接口主要应用在EEPROM、FLASH、实时时钟、AD转换器,还有数字信号处理器和数字信号解码器之间。SPI接口是在CPU和外围低速器件之间进行同步串行数据传输,在主器件的移位脉冲下,数据按位传输,...

2018-02-01 15:15:04

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Quartus ii调试工具之SignalProbe

下图是quartusii handbook 给出的6个片上调试工具,列出了各自的用途。 其中SignalProbe是Quartus ii提供的一个通过外部设备探测FPGA内部信号的一个工具,即把FPGA内部需要探测的信号连接到没有用到的IO管脚输出,这样在外部用示波器等工具就能观察到该...

2017-12-27 09:45:28

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SignalTap II 之 Power-Up Trigger

Quartusii中Power-Up Trigger功能

2017-12-26 11:52:28

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Quartus ii调试工具之In-System Sources and Probes Editor

Quartus ii调试工具In-System Sources and Probes Editor

2017-12-25 15:39:51

阅读数 2404

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Quartusii 调试工具之In-System Memory Content Editor

Quartusii 调试工具In-System Memory Content Editor

2017-12-25 10:57:33

阅读数 2291

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Cyclone V LAB &ALM结构

ALM:Adaptive Logic Modules 自适应逻辑块 LAB:Logic Array Blocks 逻辑阵列块 首先FPGA芯片主要由三部分组成,分别是: (1) IOE(input output element,输入输出单元) (2) LAB(logic array blo...

2017-11-22 11:57:40

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altera DCFIFO IP核 功能仿真

本文主要介绍用altera-modelsim 对altera的DCFIFO IP核进行功能仿真

2017-11-15 11:41:56

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altera内部 的 单口ram,双口ram介绍

Memory IP 核 下表是altera内嵌的几种memory IP核,以及它们的特点。 (1)单口ram:只有一组数据线和地址线,所以不能同时进行读写操作。即同一时刻要么读要么写。 (2)双口ram:分为 简单双口ram 和真双口ram 两种 简单双口ram:其实就是有一组读...

2017-11-15 10:25:42

阅读数 5938

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Testbench基本入门

fpga testbench基本入门

2017-11-14 13:52:19

阅读数 572

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如何解决fpga high fanout问题

fpga 高扇出优化方法 High Fanout

2017-11-14 11:20:11

阅读数 303

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Quartus ii 中工程存档(Archive project)及打开

Quartus ii 中进行工程存档(Archive project)以及打开存档工程

2017-11-13 17:04:03

阅读数 1927

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Quartusii 中ddr2 IP核例化 调试

Cyclone iv ddr2 IP核例化

2017-10-27 11:31:19

阅读数 3735

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FPGA仿真--前仿真和后仿真

FPGA 仿真

2017-10-27 10:34:55

阅读数 940

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