FPGA开发心得
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FPGAer--信号、测量
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在vivado中自动导出ila抓到的波形数据
当我们在调试过程中可能需要导出ila抓到的数据,然后在matlab中进行分析,比如做FFT分析。进一步的,可能需要多次导出ila抓到的数据,然后在matlab中对这些数据进行平均操作。为了提高效率,下面提供自动导出ila数据的tcl脚本。原创 2023-05-05 18:29:53 · 1597 阅读 · 2 评论 -
FPGA设计中大位宽、高时钟频率时序问题调试经验总结
FPGA设计中大位宽、高时钟频率时序问题调试经验总结转载 2022-10-24 16:00:24 · 1511 阅读 · 1 评论 -
Xilinx FFT IP核详解(三)
我们在利用IP核进行FPGA设计时,需要理解FFT相关的操作理论,比如FFT蝶形运算带来的位宽扩展、FFT实现资源与性能的权衡、如何实时更新FFT变换点数、缩放等相关配置及FFT操作时序等。本文我们就针对这些问题进行详细的介绍。转载 2022-09-09 17:32:34 · 3041 阅读 · 0 评论 -
Xilinx FFT IP核详解(二)
配置通道(s_axis_config)接口是AXI通道,TDATA接口描述如表4所示。所有需要padded的字段如果未达到8bit边界,需要扩展到8bit边界。扩展的bit未可以为任意值,设计为常量值可以节省器件资源。表4、TDATA字段描述。转载 2022-09-09 17:30:03 · 2781 阅读 · 0 评论 -
Xilinx FFT IP核详解(一)
该IP核支持N点FFT或者IFFT计算,N为2m,m取值3~16。对于定点输入,输入数据为N个复数向量,表示双路bx-bit二进制补码,即实部和虚部都为bx-bit二进制补码,bx = 8~34,相似地,相位因子bw也为8~34bit位宽。对于单精度浮点输入,输入N个复数向量,表示双路32-bit浮点数据,相位因子为24或者25bit定点数。全精度不缩放算法定点缩放,用户可以提供缩放因子块浮点(实时调整缩放)所有的片上使用的存储器可以是块RAM(BRAM)或者分布式RAM(逻辑资源实现)。转载 2022-09-09 17:08:08 · 2113 阅读 · 0 评论 -
FPGA上电至稳定运行的IO状态
FPGA上电后、配置中以及配置完成后IO的状态转载 2022-08-17 19:38:16 · 1763 阅读 · 0 评论 -
恢复ADI在github提供的FPGA示例工程
首先找到ADI的github(https://github.com/analogdevicesinc/hdl),然后下载对应版本的源文件,比如我现在用的是vivado-2018.3。要想恢复出vivado工程,有两种方法:一是利用Cygwin二是利用Xilinx自带的TCL工具,此种方法称之为“Xilinx auto Tcl build”上述两种方法都可从https://wiki.analog.com/resources/fpga/docs/build#windows_environment_set原创 2021-10-26 20:01:06 · 918 阅读 · 0 评论 -
DSP48E1的四个控制端口:ALUMODE[3:0],CARRYINSEL[2:0],INMODE[4:0],OPMODE[6:0]
DSP48E1的四个控制端口INMODE[4:0]OPMODE[6:0]ALUMODE[3:0]CARRYINSEL[2:0]DSP48E1有四个控制端口,决定着其逻辑功能,分别是ALUMODE[3:0],CARRYINSEL[2:0],INMODE[4:0],OPMODE[6:0],这四个信号都有一个input register以提高性能。他们的功能分别为:INMODE[4:0]INMODE[4:0]:该信号选择预加器以及A、D、B的相关输入寄存器。其中INMODE[3:0]决定着乘法器A port原创 2021-05-17 14:16:41 · 1076 阅读 · 1 评论 -
Vivado xelab.exe停止工作
今天在跑一个简单的滤波器仿真工程,使用的工具是Vivado Simulator 2018.1。启动行为仿真后,在elaboration阶段vivado提示“xelab.exe已停止工作”,并且软件提示从elaborate.log获取详细信息。但是经过查看,elaborate.log中没有丝毫有用的信息,只提到一句:ERROR: [XSIM 43-3294] Signal EXCEPTION_ACCESS_VIOLATION received.上网查找了一下,这大概率是语法问题导致xelab.exe出现内原创 2021-05-14 09:19:07 · 2153 阅读 · 1 评论