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Computer Architecture Background

OverviewA computer’s main resources are memory and processors. On Intel computers, Dynamic Random Access Memory (DRAM) chips provide the memory, and ...

2017-10-08 18:55:59

阅读数:157

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CPUID指令

介绍cpuid就是一条读取CPU各种信息的一条指令,大概是从80486的某个版本开始就存在了。似乎是从80386开始,当CPU被RESET以 后,CPU会在EDX寄存器中返回一个32bits的CPU签名(Processor Identification Signature),但这时候CPU还没有C...

2017-09-18 15:15:01

阅读数:334

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Linux中断机制

中断向量中断(interrupt)被定义为一个事件,该事件改变处理器执行的指令顺序,这样的事件与CPU芯片内外部硬件电路产生的电信号相对应。中断通常分为同步(synchronous)中断和异步(asynchronous)中断。同步中断指的是当指令执行时由CPU控制单元产生的,之所以称为同步,是因为...

2017-09-16 14:35:27

阅读数:253

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RAM

欢迎使用Markdown编辑器写博客本Markdown编辑器使用StackEdit修改而来,用它写博客,将会带来全新的体验哦: Markdown和扩展Markdown简洁的语法 代码块高亮 图片链接和图片上传 LaTex数学公式 UML序列图和流程图 离线写博客 导入导出Markdown文件 丰富...

2017-08-09 21:22:35

阅读数:162

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超线程/多核技术

预备知识 1、Intel自Pentium开始引入超标量、乱序运行、大量的寄存器及寄存器重命名、多指令解码器、预测运行等特性;这些特性的原理是让CPU拥有大量资源,并可以预先运行及平行运行指令,以增加指令运行效率,可是在现实中这些资源经常闲置;为了有效利用这些资源,就干脆再增加一些资源来运行第二个...

2017-04-27 16:24:05

阅读数:272

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走进处理器核设计

处理器核设计技术及其量化分析基础 一、重要性能参数计算 Efficiency(性能):Performance(执行) Execution Time = IC*CPI*CCT IC = instruction count 影响因素:OS overhead、compiler choic...

2017-04-27 14:49:46

阅读数:209

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计算机系统结构概述

传统结构 CPU+北桥+南桥 CPU主要体系结构的改变 流水线 -》 指令级并行ILP -》 多核 冯诺依曼结构:程序指令存储器和数据存储器合并在一起的存储结构。 特点:CPU与内存分开,导致所谓的memory wall。 哈佛结构:将程序和数据独立存储在不同的存储空间中,各自独立编制...

2017-04-25 17:49:04

阅读数:449

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ASIC和FPGA对比

FPGA: FPGA是Field Programmable Gate Array的简称,中文全称为现场可编程门阵列,它是作为专用集成电路领域中的一种半定制电路而出现的,既解决了全定制电路的不足,又克服了原有可编程逻辑器件门电路数有限的缺点。 FPGA运用硬件描述语言(Verilog或VHDL)描...

2017-04-20 23:00:50

阅读数:2200

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CPU的结构

CPU主要包括运算器(ALU,Arithmetic and Logic Unit)和控制器(CU,Control Unit)两大部件。此外,还包括若干个寄存器和高速缓冲存储器及实现它们之间联系的数据、控制及状态的总线。从上面的叙述我们可以看出,CPU主要包含运算逻辑器件、寄存器部件以及控制部件等。...

2017-04-20 22:48:34

阅读数:244

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MIPS R10000 超标量微处理器(一)

MIPS R10000是为高性能而设计的,甚至对于那些大的、现实世界中的具有微弱存储一致性的应用都有高性能。 MIPS R10000的特点: 一.4路超标量RISC处理器: (1)每时钟周期取指和编码4条指令 (2)在分支结果出现之前执行预测,拥有四项分支栈。 (3)使用动态乱序执行技术。 (...

2017-03-23 22:04:13

阅读数:520

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深入浅出MIPS 四 MIPS的异常与中断

原文地址: MIPS的异常和中断,同其他体系结构,例如Intel的IA32架构下的中断/调用门/陷阱机制类似,其目的主要有三: 一,提供一个合法地从用户态到内核态的切换通道,使得程序能够访问如CP0、KSeg等平时被保护的资源; 二,处理一些非法的操作,如TLB Miss/Address Err...

2015-11-09 15:51:10

阅读数:351

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深入浅出MIPS 三 MIPS的协处理器CP0 (Section 3)

原文地址:http://www.kernelchina.org/node/277 对于协处理器CP0的访问,需要使用特别的指令。这些指令属于“特权级指令”,只有在内核态(Kernel Mode)下才能执行。如果在用户态下,会引起一个异常(Exception)。 对CP0的主要操作有以下的指...

2015-11-09 15:46:57

阅读数:719

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深入浅出MIPS 三 MIPS的协处理器CP0 (Section 2)

原文地址:http://www.kernelchina.org/node/273 BadVAddr: 错误的虚拟地址。实际上,这个寄存器仅限于出现TLB Miss和ADE (Address Error)两种异常的时候,才能用到。发生错误的虚拟地址会放在这个寄存器里。 一般地,在设定TLB时...

2015-11-09 15:45:08

阅读数:581

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深入浅出MIPS 三 MIPS的协处理器CP0 (Section 1)

原文地址:http://www.kernelchina.org/node/262      在MIPS体系结构中,最多支持4个协处理器(Co-Processor)。其中,协处理器CP0是体系结构中必须实现的。它起到控制CPU的作用。MMU、异常处理、乘除法等功能,都依赖于协处理器CP0来实现...

2015-11-09 15:42:00

阅读数:950

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深入浅出MIPS 〇 序章

原文地址:http://www.kernelchina.org/node/256      信息时代的世界,有着光鲜亮丽的外壳。Web2.0的时代,搜索引擎,SNS,流媒体...这绚丽多彩的一切,流光溢彩,仿佛云霓灿烂。   剥去这光鲜的外壳,深入到底层的世界。内核,体系结构,编译器...完全...

2015-11-09 10:45:44

阅读数:368

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多核mips异常分析(2)

Copyright (C) 2006 xuhaibing : hxu@rmicorp.com(xhbdahai@126.com).This document is free; you can redistribute it and/or modify it under the term of th...

2015-11-08 21:12:01

阅读数:478

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多核mips异常分析(1)

*** MIPS的异常基础 *** Copyright (C) 2006 xuhaibing : hxu@rmicorp.com(xhbdahai@126.com).This document is free; you can redistribute it and/or modify ...

2015-11-08 21:06:01

阅读数:316

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