FAE-Riven-CSDN博客

原创小白也能开始VCS+Verdi的旅程

前言随着工艺发展，芯片集成度越来越高，内部能达到几千万甚至上亿的逻辑单元以及功能模块。无论是FPGA RD还是IC RD，在做复杂RTL开发的时候，都不可能保证没有经过Simulation功能正常运行，都需要进行仿真，可能FPGA RD接触的比较多的Simulation tool是Modelsim。鄙人经历过IC、FPGA研发、FPGA-FAE...

2019-03-29 09:42:04 7462 27

原创 bilibili-发布《Pango Design Suite 》系列视频

bilibili地址：https://space.bilibili.com/11069626Pango Design Suite是一款致力于紫光同创FPGA开发的工具软件，其主要功能包括设计输入、综合、仿真、实现和位流生成。具有界面友好、操作简单等特点，能够实现FPGA开发的主要过程。...

2021-08-21 16:42:00 760

转载：https://cloud.tencent.com/developer/article/1530794Tcl（Tool CommandLanguage）是IC业界标准程序语言。Xilinx将其集成于Vivado中，使得Vivado如虎添翼。通常，凡是借助图形界面可实现的操作都有其对应的Tcl脚本；相反，借助Tcl脚本实现更复杂、更深入的分析或操作是图形界面方式无法实现的。就Vivado...

2019-12-04 12:44:39 17263

原创 Windos和虚拟CentOS共享文件夹实现

一、安装VMware Tools1、VMwareTools的安装脚本是要使用到perl的，而CentOS 6自身不带perl，所以需要自己安装。可以自己下载源代码编译，也可以直接用yum来安装。yum install perl2、虚拟机工具栏 —> Player —> 管理 —> 安装VMware Tools3、将VMwareTools-10.0.5-3228...

2019-04-03 13:12:42 592 1

转载 Lattice并购案&我国FPGA发展路径

FPGA作为通信、航天、军工等领域的关键核心器件，是保障国家战略安全的重要支撑基础。近年来，随着数字化、网络化和智能化的发展，FPGA的应用领域得到快速扩张。美国在FPGA领域拥有绝对的垄断优势，已成为制约他国的重要工具之一。基于保护国家战略资产的考虑，美国总统特朗普下达行政指令，宣布停止具有中资背景的私募股权基金（Canyon Bridge）收购美国FPGA芯片制造商Lattice（莱迪思）的...

2019-03-25 20:09:01 639

原创 Modelsim和Vcs+Verdi使用技巧(Linux)

Modelsim脚本自动仿真1、创建文件 run.do，“#”为注释符号quit -sim #退出上次仿真.main clear #清除上次仿真所有文件以及打印信息vl...

2019-03-24 20:13:27 4861 1

原创 I2S_RX 音频接收通用设计

I2S简介如上图所示：SCLK ：位时钟，数据单bit反转。频率=2 * 采样频率 * 采样位宽LRCK ：帧时钟，左右声道标志位。频率=采样频率SDATA ：串行音频数据BIT位。图中表示音频数据为8bit，即采样位宽=8sdata在sclk的下降沿变化，上升沿采集。且在lrck发生反转后的第二个上升沿采集音频数据的最高位。音频数据的最低位是lrck再次反转的...

2019-03-24 20:11:27 1206

原创 I2S_TX 音频发送通用设计

I2S简介如上图所示：SCLK ：位时钟，数据单bit反转。频率=2 * 采样频率 * 采样位宽LRCK ：帧时钟，左右声道标志位。频率=采样频率SDATA ：串行音频数据BIT位。图中表示音频数据为8bit，即采样位宽=8sdata在sclk的下降沿变化，上升沿采集。且在lrck发生反转后的第二个上升沿采集音频数据的最高位。音频数据的最低位是lrck再次反转的...

2019-03-24 20:08:57 1606 1

原创单bit跨时钟域同步电路设计

做个假设：需要将100M时钟下的脉冲同步到1M的时钟域下，如果按照打拍的方式，需要延展100拍后再进行跨时钟域才能保证信号能在1M时钟域正确采到，这种设计方法未免太愚蠢而又浪费资源。本篇介绍两种可以同时处理快到慢、慢到快所有时钟频率的脉冲同步设计电路情况。脉冲同步电平同步脉冲同步注：* 蓝色为 A 时钟域的寄存器;* 红色为 B 时钟域的寄存器;实现说明该模块关键寄存...

2019-03-24 20:04:25 1354

原创如何理解「复位」？

复位目的：使整个系统进入一个指定的初始状态同步复位always @(posedge clk)begin if(!rst_n) ...... else ...... end优点：可使整个电路为完全的同步设计，有利于静态时序分析（STA）。有利于仿真工具仿真（Modelsim、Vcs）。只在时钟触发沿发生发生作用，滤除毛刺。缺点以及注...

2019-03-24 18:48:46 1047

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