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RSS订阅原创 芯片验证工程师的 AI 搭子 workbuddy使用
芯片验证工程师将AI助手（WorkBuddy）融入工作流，实现SV库审计、UVM测试与远程仿真自动化。通过本地执行、SSH连接虚拟机、自动编译仿真，打通环境割裂瓶颈；以“缺陷分级”“期望值溯源”等规则确保质量，将重复性工作从“手动啃代码”变为“复核结论”，显著提升效率。流程沉淀为可复用技能，但无法替代对设计的理解与架构判断。
2026-09-18 10:24:55
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原创 sv数据结构库扩展
sv_data_struct 是一个纯 SystemVerilog 实现的轻量级数据结构库，专为芯片验证场景设计，无需外部依赖。包含有序字典、有序集合、有界队列、优先级堆/队列、无序多叉树及图等7种结构，支持全序比较、深拷贝与安全错误处理，通过468条断言验证，适用于参考模型、scoreboard、配置管理等10³量级以内测试。
2026-09-17 10:19:05
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原创 芯片验证工程师的 AI 搭子 workbuddy使用
芯片验证工程师将AI助手（WorkBuddy）融入工作流，实现SV库审计、UVM测试与远程仿真自动化。通过本地执行、SSH连接虚拟机、自动编译仿真，打通环境割裂瓶颈；以“缺陷分级”“期望值溯源”等规则确保质量，将原本耗时数天的库评估压缩至一个下午。同时，自建数据结构库中，AI承担主力开发与测试任务，流程固化为可复用技能。虽无法替代设计理解，但显著提升效率，让工程师从重复劳动转向关键判断，真正实现“流水线式”验证。
2026-09-14 17:39:58
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原创 sv容器类
本文介绍SystemVerilog 1800-2017中通过参数化类实现的泛型容器模板，涵盖栈（Stack）、队列（Queue）、集合（Set）、链表（单/双向）、优先队列、环形缓冲区及二叉搜索树等9种数据结构。这些非综合型结构专用于UVM验证环境，底层基于数组或关联数组，支持LIFO/FIFO、去重、动态增删与优先级排序，广泛应用于事务管理、地址追踪、调度与仿真建模。代码示例展示其基本操作与克隆功能。
2026-09-14 10:51:46
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原创 cluelib库说明
cluelib 是一个基于 SystemVerilog 的通用工具库，支持纯 SV 无 DPI-C 依赖或启用 DPI-C 加速，提供泛型容器（Vector、List、Set、Map 等）、字符串/数组工具、CRC/8b10b/加扰等通信算法，不依赖 UVM，仅用于仿真。通过 cl_lib.svh 统一引入，使用 create()/free() 管理对象生命周期，具备高效迭代与内存安全机制。适用于验证环境构建，兼容 VCS、Questa 等主流仿真器，文档齐全，可商用。
2026-09-14 09:22:23
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原创 svx库说明
SVX 是基于 SystemVerilog 的泛型编程库，旨在弥补语言在模板、重载等方面的不足。它通过“traits类型特征类”机制实现类似C++ STL的容器、迭代器与算法功能，支持vector、map、queue等通用数据结构及for_each、find等算法。核心设计为类封装内建队列，利用参数化类型与特性类抽象操作，提升代码复用性与可读性。适用于Verilator 5.050+环境，版本为svx-2.1 beta 0，适合学习与参考，生产使用需评估已知问题。
2026-09-14 08:54:55
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原创 sv_pathlib 说明
sv_pathlib 是仿照 Python pathlib 的 SystemVerilog 路径操作库，提供统一静态接口实现路径解析、文件目录操作、读写及遍历等功能。支持 VCS（$system）与 DPI-C（POSIX）双后端，具备并发安全、错误提示清晰等特性，适用于验证环境自动化与脚本化开发。
2026-09-12 17:11:05
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原创 svlib userguide 1.0
svlib 是一个开源 SystemVerilog 工具库，弥补原生语言在字符串处理、文件系统操作、正则匹配及系统接口等方面的不足。文档详述其集成方法、设计原则与使用规范，涵盖包级函数、Str类、Pathname、DPI调用等核心功能。强调通过create()创建对象、避免直接调用new()，支持灵活错误处理与配置管理，适用于验证环境开发。
2026-09-12 11:58:55
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原创 centos7 安装2023 vcs和verdi
本文详细介绍了在CentOS7虚拟机上安装Synopsys VCS 2023和Verdi 2023的完整流程。主要内容包括：1）安装前准备，包括虚拟机配置（150G磁盘空间、网络设置）；2）环境变量配置，修改.bashrc文件添加工具路径；3）切换阿里源并安装必要依赖包；4）详细安装步骤图解，包括安装程序执行、平台选择和补丁安装；5）授权服务配置；6）测试验证。整个过程涵盖了从环境搭建到工具验证的完整流程，为IC设计工具链的安装提供了详细指导。
2026-02-20 15:28:52
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原创 UART模块验证（1）
带时钟同步信号的数据传输，发送方和接收方在同一时钟控制下，同步传输。通用异步串行收发传输器（，通常称为UART）是一种异步收发全双工传输器。该传输器由两根信号线组成，一根数据发送线TX，一根数据接收线RX，通信时数据以传输帧为单位，一帧数据包括四个部分，分别是起始位数据位奇偶校验位和停止位。通常情况下数据可以为5-8位，奇偶校验位可以奇校验偶校验或是无校验。UART中传输数据逻辑，未进行数据传输时，数据线时钟处于高电平，开始进行一帧数据传输时，数据线上的电平首先会被拉低，当前位为起始位，随后8个数据位（
2023-04-29 21:44:19
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原创 SystemVerilog中指定打印格式
本文主要总结一下中的占位符，通过合理的使用占位符，在log中按自己指定的格式打印信息，方便debug。
2023-01-19 17:37:00
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转载 always_comb，always_ff，和always_latch语句
always_comb，always_ff，和always_latch语句
2022-10-26 20:33:09
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原创 vcs仿真
首先介绍VCSVCS：verilog compile simulationVCS 运行有两种方式，交互模式（interactive model），一种是批处理模式（batch mode）。交互模式带gui跑，调试方便，显示更直观。做回归时候，当只关心case跑完结果情况时，就可以采用批处理模式了。编译步骤参考手册，vcs user guide使用vcs仿真，分以下步骤：编译（compiling the design），编译rtl code，生成可执行文件*simv仿真（simulating
2021-10-04 17:53:35
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空空如也
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